Earticle

The purpose of this study is to evaluate the mutual relations by measuring SNR from T2 weighted image and ADC values on the basis of the stiffness values from liver tissues. This study was conducted that total 37 people(23 of males and 11 of females) were taken the liver MRI examination and average age was 54.5 􌝀 12.7 years old. The equipment was MAGNETOM Skyra 3.0T (SIEMENS, Erlangen, Germany) and 32 channel body-array coil. The examination were conducted with HASTE T2 weighted image by axial plane, Spin-echo EPI (echo planner image) DWI (b-value = 800) and Magnetic resonance elastography. The ROIs (region of interest: 200-300 􏑽) were established on the basis of the first axial stiffness image corresponded 95% confidence interval from axial stiffness image and then were measured values. After drawing the grid lines, signals were measured SNR from T2 weighted image and ADC values on the same locations that were analysed other 3 planes respectively. The results were showed correlation (0.057) that were increased to SNR from T2 weighted image by increasing stiffness value that no significant difference statistically p = 0 . 0 0 3 . O t h e r r e s u l t s w e r e s h o w e d c o r r e l a t i o n s ( - 0 . 3 0 1 ) that were decreased to ADC values by increasing stiffness values that no significant difference statistically p = 0.088. In the 3.0T equipment, the results may be error in much the same fashion as the 1.5T from ADC values by evaluation of fibrosis stage. However, Magnetic resonance elastography would be useful method that is used to diagnose exactly liver fibrosis stages in the 3.0T.

본 논문에서는 MSB(Most Signigicant Bit)를 활용하여 CDAC(Capacitor Digital to Analog Converter) Array를 구동하는 12비트 축차 비교형 아날로그-디지털 변환기 설계를 제안한다. 본 연구는 MSB를 활용하여 제 어 로직으로 CDAC 구동 전류를 감소하고 전력 소모를 하지 않는 비교기의 비동작 구간으로 저전력을 구현하여 SAR ADC(Successive Approximation Analog to Digital Converter)를 설계하였다. 제안하는 SAR ADC의 구조 와 동작 원리를 설명하며 Cadence Tools를 이용하여 설계하고 결과에 대한 시뮬레이션을 추가하였다. 본 논문에서 설계한 SAR ADC는 180nm CMOS 공정을 사용하고 1.8V의 공급 전압으로 동작한다. 샘플링 속도는 0.2MS/s이 며 SNR(Signal to Noise Rate)은 69.2dB, ENOB(Effect Number of Bit)는 11.2bit, 크기는 0.396mm2, 전력 소모 는 0.19mW를 소비하여 저전력으로 동작하며 높은 해상도를 갖는다.

In this paper, we propose a design of a 12-bit SAR ADC (Successive Approximation Analog-to-Digital Converter) that drives CDAC (Capacitor Digital to Analog Converter) Array by utilizing MSB (Most Significant Bit). In this study, the CDAC driving current is reduced with control logic using MSB, and low power is implemented in the non-operating period of the comparator that does not consume power. The proposed SAR ADC (Successive Approximation Analog to Digital Converter) is designed, the structure and operating principle is explained, and simulation of the design and results is added using Cadence Tools. The SAR ADC designed in this paper uses a 180nm CMOS process and operates with a supply voltage of 1.8V. The sampling rate is 0.2MS/s, SNR (Signal to Noise Rate) is 69.2dB, ENOB (Effect Number of Bit) is 11.2bit, core area of 0.396mm2, and power consumption is 0.19mW, therefore, it operates with low power and has high resolution.

리튬이온 배터리는 낮은 자체 방전율 특성과 고밀도 에너지 저장장치로 다양하게 응용되고 있으며, 단위 셀 배터리의 전압은 4V 보다 낮아, 직렬로 연결하여 사용해야 하는 것이 일반적이다. 배터리 셀전압의 직렬 연결 동작시, 각각의 단위 셀 배터리는 내부 저항이 균일하지 않아, 충전 시, 특정 단위 셀 배터리는 4V 이상이 걸려, 폭발이 발생할 수도 있으며, 또한, 방전 시 배터리의 특성을 떨어뜨릴 수 있는 한계 전압 이하가 되는 심각한 문제가 존재한다. 따라서, 단위 셀 배터리의 충전 및 방전 동작에서는 과충전과 과방전을 사전에 감지하기 위한 전압 센싱 동작이 필요하며, 이에, 본 논문에서는 고속 배터리 전압 센싱 모듈 개발을 소개한다. 제작된 CVM(Cell Voltage Monitoring)은 단위 배터리 셀을 통하여, 전압 및 온도 채널 포함하여, 12채널을 모니터링할 수 있으며, 채널당 12-bits 분해능과 192 kbps 전송 속도를 가진다.

Lithium-ion batteries have been used for high density energy storage system due to the features such as low self-discharge rate. And the unit cell battery with the voltage less than 4V is recommended to use the series connections for a high voltage charger. When batteries are charged or discharged with series connection, there may be an explosion or degradation of unit cell battery owing to undistributed internal resistance of cell battery. therefore, the voltages of unit cell batteries should be monitored to prevent an overcharging and a deep discharging. This paper introduces the implementation of CVM (Cell Voltage Monitoring) system that can transmit the 12 channel's information including voltages and temperatures with the 12-bits resolutions and the transmission speed of 192 kbps.

무선통신환경에서는 RF신호가 매우 심하게 변하는데, 이러한 신호의 변화는 특히 차량통신환경에서 더욱 심해진다. 자동이득제어는 무선통신시스템에서 신뢰성 있는 통신환경을 제공하고 급격하게 변하는 수신신호를 보상하데 중요한 역할을 한다. 본 논문에서는 수신신호세기값과 아날로그-디지털변환값 두 가지 신호를 이용하는 간단하고 향상된 자동이득제어기법에 대해 논의한다. 시물레이션과 실제 환경에의 측정을 통해 제안된 기법의 성능을 검증한다.

Radio Frequency (RF) signal fluctuates dynamically in wireless communication environments, where this fluctuation is severe especially in vehicular environments. Automatic Gain Control (AGC) is critical in wireless communications to establish reliable communication links and compensate the received signal fluctuation. In this paper, we introduce a simple and novel AGC scheme which uses both Received Signal Strength Indicator (RSSI) and analog-to digital converter (ADC) signals. Performance enhancement of the proposed AGC scheme is verified with practical measurements including simulations.

본 논문에서는 갈릴레오 수신기 구조의 요구사항을 검토한 후 시뮬레이션을 통해 RF 성능 파라미터들이 갈릴레오 수신기 성능에 어떠한 영향을 주는지 알아보았다. 먼저 갈릴레오 시스템의 일반사항과 갈릴레오 수신기의 구조 및 특성에 대해 고찰하였고, 갈릴레오 수신기의 성능 분석을 위해 에질런트사의 ADS(Advanced Design System)를 이용하여 15 % EVM에 상응하는 16 dB C/N의 갈릴레오 수신기 성능 요구 규격에 초점을 맞춰 갈릴레오 수신기를 설계하였다. AGC(Automatic Gain Control) 동작을 확인하기 위해 수신 파워에 따른 출력 IF의 변화량을 확인하였으며, 일정한 IF 출력을 통해 정상적인 AGC 동작을 확인하였다. 수신기 입력 파워에 의한 성능 분석과 수신기 국부 발진기의 위상 잡음 변경에 따른 성능 열화 분석을 통해 -127 dBm의 입력 파워에서 EVM(Error Vector Magnitude) 변화를 알아보았다. 또한 AGC의 이득 범위(-2.5 dB ~ +42.5 dB)에 의해 결정된 -92 dBm ~ -139 dBm의 입력 파워에서 ADC(Analog to Digital Converter)의 비트 변경에 따른 성능 분석을 하였으며, LO의 위상 잡음이 감소하고 ADC의 비트가 증가함에 따라 EVM이 향상됨을 알 수 있었다.

This paper presents the effects of RF performance parameters on the Galileo receiver design via simulation after reviewing the requirements of the Galileo receiver structure. At first, we considered the general requirements, structure and characteristics of the Galileo system. Then we designed the Galileo receiver focused on performance requirement of 16 dB C/N which is equal to 15 % Error Vector Magnitude(EVM) by using Advanced Design System(ADS) simulation program. In order to verify the function of Automatic Gain Control(AGC)), we measured the IF output power level by changing the input power level at the front - end of the receiver. We analyzed the performance degradation due to phase noise variations of Local Oscillator(LO) in the Galileo receiver through EVM when the minimum sensitivity level of -127 dBm is applied at the receiver. We also analyzed the performance degradation according to variable Analog-to-Digital Converter(ADC) bits within the Dynamic range, -92 ~ -139 dBm, which has been defined by gain range (-2.5 ~ +42.5 dB) in the AGC operation. The results clearly show that the performance of the Galileo receiver can be improved by increasing ADC bits and reducing Phase Noise of LO.

유량자료는 물의 순환과정을 규명하고 효율적인 수자원 개발 및 이수․치수 계획 등에 매우 귀중하게 이용된다. 그러나 이러한 유량자료를 확보하는데 많은 시간과 경비 등이 요구되기 때문에 주요 수위에서 유량자료는 수위-유량관계곡선식 (Stage-Discharge Curve)을 개발하여 유량을 산정하고 있다. 따라서 수위-유량관계곡선식의 신뢰도는 유량자료의 품질에 절대적인 영향을 미치는 요인으로 작용된다. 수문학을 전공하고 연구하는 많은 학자들은 고품질의 유량자료를 생산하여 신뢰성 있는 곡선식을 개발하고자 유량측정 방법과 기준, 장비개발 및 개량 등에 관한 연구를 수행하고 있다. 현재 국내에서는 다양한 유량측정기기를 사용하여 유량자료를 생산하고 활용하고 있으나, 측정기기별 정확도 및 실험적 측정성과에 대한 연구자료가 미흡한 실정이다. 본 연구에서는 규격화된 콘크리트 수로에 일정한 유량을 흘려보내는 조건에서 다양한 측정기기를 이용하여 유속을 측정하였다. 그리고 이 측정성과를 이용하여 유량을 산정하고 비교분석하였다. 실험을 위해서 국내에서 일반적으로 사용되고 있는 측정기기로 프라이스 유속계(USGS Type AA Current Meter), 휴대용 유량계(Flow Meter), 초음파식 디지털 유속계(ADC), C2 유속계(C2 Small Current Meter), 플로우 트렉커(Flow Tracker), 마그네틱 유속계(Electromagnetic Current Meter) 등의 장비를 사용하여 유량을 산정하였으며, 각 기기별 산정된 유량을 비교․분석 하였다. 비교검토에 적용하고자 측정한 수심으로는 0.30 m, 0.35 m, 0.40 m, 0.45 m, 0.50 m, 0.55 m의 왕복측정 6-Case로 진행이 되었으며, 신뢰성과 정확도를 높이기 위해 도섭법으로 수면에서 0.6d 지점의 유량측정방법(1점법)을 적용하였다. USGS Type AA Current Meter, Flow Meter, ADC, C2 Small Current Meter는 유속측정기기의 검교정을 받았으므로 다른 실험유량측정치의 비교를 위한 기준값으로 사용하였다. 따라서 국내에서 널리 사용되는 측정기기(USGS Type AA Current Meter, Flow Meter, ADC, C2 Small Current Meter, Flow Tracker, Electromagnetic Current meter)별 검토 결과 평균유량 및 평균유속에 있어 프라이스 유속계를 기준으로 마그네틱 유속계 ± 10 % 이상, 플로우 트렉커 ± 10 % 미만, 휴대용 유량계, 초음파식 디지털 유속계 및 C2 유속계는 ± 5 % 미만의 차이가 있음을 확인할 수 있었다.

Discharge data examine the process of hydrologic cycle and used significantly in water resource planning and irrigation and flood control planning. However, it needs lots of time and money to get the discharge data. So discharge rating curve is usually used in converting discharge data. Therefore reliability of discharge rating curve absolutely depends on quality of discharge data. Many engineers who study hydrologic engineering make high quality discharge data to develop reliable discharge rating curve. And they carry out research on standard and method of discharge measurement, and equipment improvement. Now various flow meters are utilized to make discharge data in Korea. However, accuracy of equipment and experimental research data from measurement are not enough. In this paper, constant discharge flowed through standard concrete channel, and the velocity is measured using various flow meters. Also Discharge is calculated by measured data to compare and analyze. The equipment for the experiment is Price AA(USGS Type AA Current meter), flow meter, ADC, C2 small current meter, flow tracker, Electromagnetic current meter. The discharge got form various flow meters which are widely used for discharge measurement. The various depths of water were examined and compared such as 0.30 m, 0.35 m, 0.40 m, 0.45 m, 0.50 m, 0.55 m. The experiment progresses a round-measurement on 6-case. Wading measurement(one point method : the 60 % height in surface of the water) was applied to improve creditability and accuracy among measurement methods. USGS Type AA current Meter, Flow Meter, ADC, C2 Small Current meter got the certificate of quality guaranteed. So the results of experiment were used to compare discharge. The Results showed the difference based on USGS Type AA current Meter at average discharge and velocity. Electromagnetic current meter made differences over ± 10 % and Flow Meter made differences under ± 10 %. Also ADC, Flow Meter, C2 Small Current meter made differences under ± 5 %.

Avionic software is more difficult to find its defect compare than graphic user interface based software. According to America’s 「National Transport Safe Board(NTSB)」, most of aircraft accident has been caused primarily by improperly developed software. So airworthiness authority strongly asks to software quality verification in today's avionic software development. 「Air Data Computer(ADC)」is a safety critical system because 「ADC」calculates altitude, speed, temperature and so on. These parameters are used to directly control 「AFCS(Auto Flight Control System)」. Avionic software has to be developed for compliance with avionic software standard i.e. 「RTCA DO-178B」. This paper describes how to apply this standard to the 「ADC」software development and how to verify air data software. In addition, this paper also mentions some additional consideration for software certification.

본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간 법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적 의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기 를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm2, 전력 소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.

A time-interpolation technique has been applied to the conventional FLASH analog-to-digital converter (ADC) to increase a number of quantization level, thus it reduces not only a power dissipation, but also minimize an active chip area. In this work, we demonstrated 5-bit ADC which has 31 quantization levels consisting of 16 conventional voltage-mode comparators and 15 time-mode comparators. As a result, we have achieved about 48.4% voltage-mode comparator reductions. The ADC is fabricated in a 14nm fin Field-effect transistor (FinFET) process with an active die area of 0.0024 mm2 while consuming 0.82 mW through a 0.8 V supply. At 400-MS/s conversion rate, the ADC performs 28.03 dB SNDR (4.36 ENOB) at 21MHz input frequency.

추적 레이다 시스템은 레이다 신호를 송신하여 표적을 맞고 돌아오는 아주 미약한 신호를 획득하여 추적하는 시스템으로 신호처리기에서 신호를 획득 및 처리할 때 공급되는 전원의 잡음 수준이 매우 중요하다. 또한 빠른 시간에 레이다 신호를 처리하기 위해서는 고속의 전처리를 위한 FPGA와 실시간 알고리듬 수행을 위한 멀티코어 DSP의 적용이 필수적이다. ADC, FPGA와 DSP 설계를 위해서는 각각이 요구하는 전원에 대한 설계 또한 매우 중요하다. 본 논문에서 는 레이다 신호처리를 위한 ADC, FPGA 및 DSP로 구성되는 신호처리기의 최적의 전원 설계에 대하여 설명한다. 각 부품이 원하는 전원에 대하여 어떠한 부품을 적용하여 설계를 하는지 상세히 설명한다. 최종 설계된 회로카드를 제시한다.

The tracking radar system is a system that transmits a radar signal to acquire and track a very weak signal that hits the target and returns. In addition, it is essential to apply the FPGA for high-speed preprocessing and the multi-core DSP for real-time algorithm performance to process radar signals in a short time. For the ADC, FPGA, and DSP design, the design of the power required by each is also very important. This paper describes the optimal power design of the signal processor consisting of ADC, FPGA, and DSP for radar signal processing. It explains in detail what parts are applied to each component to design the desired power. We present the finally designed circuit board.

This paper proposes 128x8 array swipe type fingerprint sensor with a capacitive-sensing technique for image enhancement. The circuit of one pixel includes a pixel level charge-sharing and charge pump to replace an ADC. The circuit also adopts the circuit technique that improves quality of dry finger image captured with capacitive fingerprint sensor LSIs. The proper operation is validated by HSPICE for one-pixel and RTL simulation including logic synthesis for a full chip design on condition of 0.35μm typical CMOS process and 3.3V power. The layout is performed by full custom flow for one-pixel and auto P&R for a full chip. The area of a full chip is 0.161mm2 (9013μm x 1781μm) and the gate count is 303,329. The area of one-pixel is 58 x 58 μm2. Pitch is 60 μm and image resolution is 423dpi.

In the packet based systems for supporting burst data traffic networks, the fast synchronization is required in the short period of time upon receiving the data frame at the receiver. This important operation is generally carried out at the header part of the packet which is usually called the preamble. While detecting the existence of the valid signal frame through the carrier sensing it is also important to adjust the signal level at the input of the baseband blocks. This is generally called automatic gain control and it is essential to minimize the processing time for the gain decision for incoming received signals. In this paper, target level of the AGC is determined based on the bit-error-rate (BER) performance and SQNR for the varying power of the AGC input signal. The other parameters are optimized by utilizing statistics of the incoming signal including the degree of saturation as well as the incoming signal power. The proposed optimization method provides the improved convergence speed which in turn results in the reduced processing time.

본 논문은 고 해상도 및 저 전력을 가지는 시그마-델타 D/A(Digital-to-Analog) 컨버터를 구현하였다. A/D 컨버터의 출력을 채널당 1비트씩 입력 받아 LJ, RJ, I2S 모드와 비트 모드에 따라서 입력 데이터를 재구성한다. D/A 컨버터는 HBF(Half Band Filter)와 Hold, 5차 CIFB Sigma-Delta 변조기를 통과하여 원래의 아날로그 신호로 복원한다. 칩 면적과 전력, 성능을 고려하여 곱셈 연산 대신 덧셈 연산을 반복 사용하였다. 또한, 비슷한 구조의 HBF 3개를 하나의 블록으로 구성하였고, sinc 필터 대신에 샘플-홀드 블록을 사용하여, 면적을 감소시키는 간략한 D/A 구조를 제안하였다. 블록안의 각 필터들은 매트랩 툴을 이용하여 특성을 평가하였다. 전체 블록은 Top-down 설계 방식을 사용하여, Verilog 언어로 설계하였다. 설계된 블록은 Samsung 0.35um CMOS 표준 셀 라이브러리를 사용해 칩으로 제작되었다. 칩의 면적은 1500 * 1500um 이다.

This paper designs sigma-delta D/A Converter with a high resolution and low power consumption. It reorganizes the input data along LJ, RJ, I2S mode and bit mode to the output data of A/D converter. The D/A converter decodes the original analog signal through HBF, Hold and 5th CIFB(Cascaded Integrators with distributed Feedback as well as distributed input coupling) sigma-delta modulation blocks. It uses repeatedly the addition operation in instead of the multiply operation for the chip area and the performance. Also, the half band filters of similar architecture composed the one block and it used the sample-hold block instead of the sinc filter. We supposed simple D/A Converter decreased in area. The filters of the block analyzed using the matlab tool. The top block designed using the top-down method by verilog language. The designed block is fabricated using Samsung 0.35um CMOS standard cell library. The chip area is 1500*1500um

IoT 분야와 의료 측정기기 분야에서 여러 개의 아날로그 입력 신호를 동시에 디지털 신호로 변환하는 기술 요 구가 늘어나고 있다. 기존 단일 또는 2개의 체널 방식을 이용하여 여러 개의 아날로그 신호를 처리하는 방식에서는 하드웨어 크기와 전력소모 면에서 응용 제한을 받게 된다. 본 논문에서는 여러 개의 아날로그 입력을 동시에 받아서, 각각에 대한 24비트 디지털 신호를 출력하는 다채널 24비트 ADC 용 콤필터 설계 및 구현을 기술하였다. 제안된 콤 필터의 기능은 매트랩 시뮬레이션과 FPGA 테스트 보드로 검증하였다. SK 하이닉스 0,35㎛ CMOS 표준 공정을 이 용하여 칩으로 제작하였다. 미분기/적분기 사용 또는 FIR 구조의 기존 방식과 성능, 칩 면적을 비교하였다. 제안된 콤필터는 6개 이상의 다채널 아날로그 입력, 저 전력 소모, 작은 하드웨어 크기를 요구하는 IoT 제품과 의료 측정기 기 활용이 예상된다.

The multi-channel analog signal to digital signal conversion is increasing in the field of IoT and medical measurement equipments. It has chip area and power consumption constraints to use a few single or 2_channel ADC for multi_channel application. This paper described to design and implement a proposed comb filter for multi-channel, 24bit ADC. The function of proposed comb filter is verified by matlab simulation and the FPGA test board. It was fabricated using SK Hynix 0.35㎛ CMOS standard process. The performance and chip size is compared with the existing design method that uses integrator/differentiator and FIR construction. The proposed comb filter is expected to use the IoT product and medical measurement equipments that require multi-channel, low power consumption and small hardware size.