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초록

영어

In this paper, we propose a design of a 12-bit SAR ADC (Successive Approximation Analog-to-Digital Converter) that drives CDAC (Capacitor Digital to Analog Converter) Array by utilizing MSB (Most Significant Bit). In this study, the CDAC driving current is reduced with control logic using MSB, and low power is implemented in the non-operating period of the comparator that does not consume power. The proposed SAR ADC (Successive Approximation Analog to Digital Converter) is designed, the structure and operating principle is explained, and simulation of the design and results is added using Cadence Tools. The SAR ADC designed in this paper uses a 180nm CMOS process and operates with a supply voltage of 1.8V. The sampling rate is 0.2MS/s, SNR (Signal to Noise Rate) is 69.2dB, ENOB (Effect Number of Bit) is 11.2bit, core area of 0.396mm2, and power consumption is 0.19mW, therefore, it operates with low power and has high resolution.

한국어

본 논문에서는 MSB(Most Signigicant Bit)를 활용하여 CDAC(Capacitor Digital to Analog Converter) Array를 구동하는 12비트 축차 비교형 아날로그-디지털 변환기 설계를 제안한다. 본 연구는 MSB를 활용하여 제 어 로직으로 CDAC 구동 전류를 감소하고 전력 소모를 하지 않는 비교기의 비동작 구간으로 저전력을 구현하여 SAR ADC(Successive Approximation Analog to Digital Converter)를 설계하였다. 제안하는 SAR ADC의 구조 와 동작 원리를 설명하며 Cadence Tools를 이용하여 설계하고 결과에 대한 시뮬레이션을 추가하였다. 본 논문에서 설계한 SAR ADC는 180nm CMOS 공정을 사용하고 1.8V의 공급 전압으로 동작한다. 샘플링 속도는 0.2MS/s이 며 SNR(Signal to Noise Rate)은 69.2dB, ENOB(Effect Number of Bit)는 11.2bit, 크기는 0.396mm2, 전력 소모 는 0.19mW를 소비하여 저전력으로 동작하며 높은 해상도를 갖는다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
2.1 SAR ADC 개념 및 동작
2.2 제안한 SAR ADC 구조 및 동작
2.3 제안한 SAR ADC 구성 회로
Ⅲ. 모의실험 결과
Ⅳ. 결론
REFERENCES

키워드

아날로그-디지털 변환회로 디지털-아날로그 변환회로 축차 비교형 아날로그-디지털 변환회로 유효 비트수 신호 대 잡음비 최상위 비트 ADC DAC SAR ADC ENOB SNR MSB

저자

• 양진호 [ Jin-Ho Yang | 청주대학교 반도체공학과 석사과정 ] Corresponding Author
• 양오 [ Oh Yang | 청주대학교 시스템반도체공학과 교수 ]
• 김경생 [ Kyung-Saeng Kim | 청주대학교 시스템반도체공학과 교수 ]

참고문헌

발행기관

간행물