Earticle

공정 기술이 발전하면서 프로세서의 전력 밀도가 높아지면서 프로세서의 많은 부분이 가동되지 않는 상태에 놓이는 검은 실리콘 문제가 대두되었다. STTRAM (Spin Torque Transfer Random Access Memory)은 기존 SRAM에 비해 우수한 누수 전력 효율성 및 읽기 에너지 소모량으로 인해 이러한 문제를 해결할 새로운 온칩 메모리 소자로 주목받고 있다. 본 논문에서는 STTRAM만을 데이터 저장 공간으로 사용한 (SRAM-STTRAM 혼용이 아닌) L1 데이터 캐쉬와 명령어 캐쉬 메모리를 제안하고 이를 에너지, 성능, 면적 측면에서 평가한다. STTRAM을 L1 데이터 캐쉬 및 명령어 캐쉬에 모두 사용한 경우, 기존 SRAM으로 구성된 캐쉬 메모리 대비 최대 58% 정도의 에너지 소모를 절감할 수 있다. 또한, 빠른 읽기 성능 덕분에 STTRAM을 L1 명령어 캐쉬 메모리에 적용할 경우 약 3%의 성능 증가 효과도 가져온다. 면적 측면에서는 약 80% 정도의 면적을 SRAM 기반 캐쉬 메모리 대비 절감 가능하다.

As process technology advances, the dark silicon problem, which means a large portion of the processor components remains in the idle or inactive state, has emerged due to increased power density in processors. STTRAM (Spin Torque Transfer Random Access Memory) is one of the promising memory device technologies in the dark silicon era, which enables much lower leakage power consumption and higher read energy efficiency compared to SRAM cells. In this paper, we propose STTRAM-only (i.e., not SRAM-STTRAM hybrid) L1 data and instruction cache architecture and evaluate them in terms of energy, performance and area. In the case where STTRAM cells are used for both L1 data and instruction cache, energy consumption in the L1 caches is reduced by up to 58%. In addition, thanks to faster read access latency, we can improve performance by 3% when STTRAM cells are used for constructing the L1 instruction cache. In terms of area, using STTRAM cells reduces L1 cache area by up to 80% compared to using the conventional SRAM cells in the L1 caches.

운영 체제의 코어에 Intel PT가 포함된 경우, 크래시 발생 시 디버거는 프로그램 상태를 검사할 수 있을 뿐만 아니라 크래 시를 발생시킨 제어 플로우를 재구성할 수 있다. 또한, 커널 패닉 및 기타 시스템 정지와 같은 상황을 디버그하기 위해 실행 트레이스 범위를 전체 시스템으로 확장할 수도 있다. 2세대 PT인 WinIPT 라이브러리는 Windows 10 (버전 1809/Redstone 5) 에서 제공하는 IOCTL 및 레지스트리 메커니즘을 통해 프로세스 별 및 코어 별 트레이스를 실행할 수 있는 추가 코드가 포함 된 Intel PT 드라이버를 포함하고 있다. 즉 기존 1세대 PT에서 비정규화된 방식으로만 제한적인 접근이 가능했던 PT 트레이 스 정보를 2세대 PT에서는 운영 체제에서 제공하는 IOCTL 및 레지스트리 메커니즘을 통해 프로세스 별 및 코어 별 트레이 스를 실행할 수 있게 되었다. 본 논문에서는 1/2세대 PT를 이용하여 윈도우 환경에서 PT 데이터 패킷의 수집·저장·디코딩 및 악성코드 검출을 위한 방법을 비교·설명하였다.

If the operating system's core file contains an Intel PT, the debugger can not only check the program state at the time of the crash, but can also reconfigure the control flow that caused the crash. We can also extend the execution trace scop e to the entire system to debug kernel panics and other system hangs. The second-generation PT, the WinIPT library, inc ludes an Intel PT driver with additional code to run process and core-specific traces through the IOCTL and registry mec hanisms provided by Windows 10 (RS5). In other words, the PT trace information, which was limited access only by the first generation PT, can be executed by process and core by the IOCTL and registry mechanism provided by the operatin g system in the second generation PT. In this paper, we compare and describe methods for collecting, storing, decoding an d detecting malicious codes of data packets in a window environment using 1/2 generation PT.

This paper proposes a binarized neural network (BNN) processor supporting residual networks. The processor was fabricated in UMC 40-nm CMOS technology. Test results show that performance and energy efficiency are 1036.8 GOPS, and 66.5 GOPS/mW at 200MHz, respectively.

본 논문은 자동차 부품 점검과정에서 발생할 수 있는 고장유형별 점검해야 할 부품을 연관관계로 나타내고 이를 온톨로지로 구현한 지능형 추천 프로세서를 제안하였다. 이를 위해 10가지 고장유형과 이에 연관된 부품을 설정 하였고 5가지 뷰를 가진 추천 프로세스를 설계하고 시뮬레이션 하였다. 또한, 고장유형에 따라 점검해야 할 컴포넌트 들에 대한 각 부품별 연관성에 따른 가중치 값을 조절함으로써 지능형으로 확장 추천이 가능하도록 하였다.

In this paper we proposed a intelligent recommendation processor that the type of auto parts failures that may occur in the checkout process is represented by association relationship and the relationship was implemented with ontology. For this purpose, we defined 10 kinds of failure types and their associated parts, and we designed to simulate the recommendation process of five views. For components to be checked with the type of fault, it was possible to be expansion recommendation to the intelligent by controlling the weight value according to the relationship on the components.

프로세서 주변의 공기 온도는 프로세서의 전력 소모에 의해 시간에 따라 유동적으로 변한다. 이는 프로세서의 온도 프로파일에 영향을 미치기 때문에, 동적 온도 제어 기법을 설계할 때 주의를 요구한다. 그러나 기존 연구들은 프로세서 주변의 공기 온도를 고정 값으로 가정하고 온도 제어 기법을 설계함으로써, 잘못된 성능 예측에서 기인하는 프로세서의 성능 저하를 놓칠 가능성이 높았다. 본 논문은 유체역학을 기반으로 하는 공기 온도 모델링 프레임워크를 제시하여, 이를 기반으로 기존의 온도 제어 기법을 재평가하고 개선하려 한다. 그 예시로 랩탑 컴퓨터를 모델링하 여, 해당 시스템에 적합한 온도 제어 메커니즘을 제시한다.

Microprocessor’s power consumption induces the thermal gradient of ambient-air temperature in time,which affects on-chip thermal profile. Hence, architects need to consider thermal environments carefully fordesigning Dynamic Thermal Management (DTM) scheme in a microprocessor. However, previous works justassume ambient temperature is not changed, which increases the possibility of performance degradation, sinceit can not evaluate DTM invocations depending on the degree of ambient temperature. This paper proposes aframework of modeling ambient thermal profile using fluid dynamics, therefore reevaluates and enhancesconventional dynamic thermal management techniques. For instance, the proposed framework explores alaptop and presents its adequate thermal control mechanism.

지금까지 오랜 시간 동안 범용 프로세서는 개발자에게 버그 수정을 할 수 있는 도구들을 제공하기 위해 전용 하드웨어/소 프트웨어 트레이싱 모듈을 제공했다. 전용 하드웨어 트레이서는 성능 분석 및 디버깅에 모두 사용되는 막대한 양의 데이터를 로그로 실시간으로 생성한다. 프로세서 트레이스 (PT)는 CPU에서 실행되는 분기를 추적하는 Intel CPU를 위한 새로운 하드 웨어 기반 추적 기능으로 최소한의 노력으로 모든 실행 코드의 제어 흐름을 재구성할 수 있다. 이러한 하드웨어 트레이스 기 능들은 운영체제에 통합되어 프로파일 링 및 디버깅 메커니즘과의 긴밀한 통합이 가능하게 되었다. 본 논문에서는 윈도우 환 경에서 PT가 제공하는 기능을 이용하여 실시간 트레이스 및 악성코드 검출을 위한 기본 데이터를 제공하는 확장된 PT 디코 더 구조를 제안하였다.

For a long time now, general-purpose processors have provided dedicated hardware / software tracing modules to provi de developers with tools to fix bugs. A hardware tracer generates its enormous data into a log that is used for both perfo rmance analysis and debugging. Processor Trace (PT) is a new hardware-based tracing feature for Intel CPUs that traces branches executing on the CPU, which allows the reconstruction of the control flow of all executed code with minimal lab or. Hardware tracer has been integrated into the operating system, which allows tight integration with its profiling and de bugging mechanisms. However, in the Windows environment, existing studies related to PT focused on decoding only one flow in sequence. In this paper, we propose an extended PT decoder structure that provides basic data for real-time trace and malicious code detection using the functions provided by PT in Windows environment.

HIGHT (HIght security and light weighHT) 암호는 기밀성을 요구하는 네트워크 환경에서 사용할 수 있도록 국내 에서 개발된 저전력 경량화 64비트 블록 암호 알고리즘이다. 본 논문은 키스케쥴러에 사용되는 LFSR 및 역 LFSR의 4 개의 병렬 출력을 허용할 수 있는 구조를 제안하였다. 또한, 각 라운드 연산에 필요한 4개의 서브키를 동일 클럭 사이 클에 생성할 수 있도록 구성하였다. 따라서, 전체 HIGHT 암호 프로세서가 단일 시스템 클럭에 의해 제어할 수 있다. VHDL을 이용하여 회로를 합성한 후, 검증한 결과 제안된 키 스케쥴러의 회로 크기는 기존 키 스케쥴러에 비해 9% 감 소되었다.

HIGHT is an 64-bit block cipher, which is suitable for low power and ultra-light implementation that are used in the network that needs the consideration of security aspects. This paper presents a key scheduler that employs the presented LFSR and reverse LFSR that can generate four outputs simultaneously. In addition, we construct new key scheduler that generates 4 subkey bytes at a clock since each round block requires 4 subkey bytes at a time. Thus, the entire HIGHT processor can be controlled by single system clock with regular control mechanism. We synthesize the HIGHT processor using the VHDL. From the synthesis results, the logic size of the presented key scheduler can be reduced as 9% compared to the counterpart that is employed in the conventional HIGHT processor.

위성탑재컴퓨터의 정상동작을 검증하기 위해 프로세서의 모니터링 및 디버깅은 필수적이며, 현재 Aeroflex Gaisler의 GRMON을사용하고 있다. GRMON은 LEON 프로세서를 모니터링 및 디버깅하기 위한 다양한 기능을 제공하지만, 국내에서 제작한 위성탑재컴퓨터에 사용할 수 없는 기능이 많기 때문에 가격 대비 성능이 낮다. 또한 LEON 프로세서의 DSU를 이용하면 모든 메모리맵에접근이 가능하여 프로그램 실행 중 고장을 주입할 수 있음에도 불구하고, GRMON을 수정할 수 없기 때문에 그동안 위성탑재소프트웨어를 수정하여 하드웨어에 고장을 주입하는 방식을 사용하였다. 이런 고장주입 방법은 위성탑재소프트웨어의 형상을 변경하는것이므로 고장에 따른 소프트웨어의 영향성을 정확히 판단할 수 없다. 이에 향후 저궤도 관측위성에 적용될 LEON2FT AT697F프로세서를 탑재한 차세대 위성탑재컴퓨터(NGSCB, Next Generation Spacecraft Control Board)에서 프로세서 디버깅을 위한 기본 기능을 제공하고, 실제 위성에 탑재되는 위성탑재소프트웨어와 동일한 환경에서 하드웨어 고장을 주입할 수 있는 시스템을 설계 및 구현하였다.

In order to verify normal operation of satellite OBC(On Board Computer), it is essential that processor monitoring anddebugging. So we are using the GRMON of Aeroflex Gaisler. It provides a lot of features for debugging of LEON processorbut we can't use that features on the NGSCB(Next Generation Spacecraft Computer Board) except a few things. So thecost-effectiveness is very low. And for hardware fault injection, we are using a method of modify satellite flight software,because we can't modify GRMON. This method can not guarantee normal operation of the satellite flight software. So inthis paper we were developed the processor monitoring and fault injection tool for NGSCB.

최근 무선랜, WiFi, 5G통신 등과 같은 초고속 통신시스템에 OFDM 전송기술이 기술표준으로 채택되고 있다. OFDM 기반 통신시스템에서 IFFT 프로세서는 필수적인 모듈로 저전력이면서 높은 데이터 처리량과 적은 프로세싱 지연을 제공해야 한다. 따라서, 파이프라인 구조이면서 병렬처리가 가능한 MDC 구조가 많이 사용되고 있다. IFFT 프로세서의 전체 메모리의 크기는 IFFT의 포인트 수와 입력신호의 워드길이에 따라 결정된다. 본 논문에서는 OFDM 전송 특성을 고려한 IFFT의 입력신호의 워드길이 감소방법을 제안한다. DIT와 DIF 기반 radix-22 MDC 구조에 적용하여 메모리를 감소시키는 방법을 제안하고, 두 구조의 메모리 크기를 분석하고 성능 비교 시뮬레이션을 수행했다. 제안한 방법을 DIT와 DIF 기반 MDC 구조에 적용하였을 때 기존 방법과 비교하여 DIT 구조가 42%, DIF 구조가 9%의 메모리를 적게 사용하여 OFDM 통신시스템을 지원하는 효율적인 IFFT 설 계에 적용 가능할 것으로 기대된다.

Recently, OFDM transmission has been adopted as a technical standard in high-speed communication systems such as wireless LAN, WiFi, and 5G communication. In OFDM-based communication system, IFFT processor is an essential module and should provide low power, high throughput and low processing delay. Thus, MDC architecture is widely adopted since it has pipeline architecture and parallel processing. The memory size of IFFT is depending on the number of IFFT point and the input word-length. In this paper, an efficient method for reducing the word-length of IFFT input is proposed by considering OFDM transmission characteristics. By applying to DIT- and DIF-based radix-2k MDC architectures, the memory reduction method is proposed and the memory size of these architectures is analyzed. It is shown that the proposed method achieves a memory reduction of about 42% for DIT and about 8% for DIF compared to conventional methods.

위성 탑재소프트웨어를 개발하는 과정에서 프로세서 에뮬레이터와 위성 시뮬레이터는 핵심 개발 툴로서, 탑재소프트웨어 개발/검증 전반에 사용하며 실제 하드웨어를 대체할 수 있는 수준까지 활용이 가능하다. 현재 한국항공우주연구원에서 개발하는 저궤도 위성의 경우 ERC32 프로세서를 사용하며 Aeroflex Gaisler에서 판매하는 TSIM-ERC32 에뮬레이터를 사용하여 탑재소프트웨어 시뮬레이터를 개발하여 탑재소프트웨어 개발 및 테스트에 사용하였으나, 실제 위성 시뮬레이터를 개발하는 과정에서 에뮬레이터 코어를 개발자가 원하는 방식으로 수정 및 변경할 수 없는 문제와 위성 시뮬레이터 연동 시 인터페이스를 쉽게 구현할 수 없는 문제가 발생한다. 본 논문에서는 이러한 문제들을 해결하기 위해 ERC32 코어를 정확히 에뮬레이션 할 수 있는 인터프리트 방식의 Cycle True 에뮬레이터 개발 방법에 대해서 기술하며 에뮬레이터를 이용한 RTOS 기반의 소프트웨어 개발 및 디버깅 환경에 대해서 설명한다.

During the development of flight software, the processor emulator and satellite simulator are essential tools for software development and verification. SWT/KARI developed the software-based spacecraft simulator based on TSIM-ERC32 processor emulator from Aeroflex Gaisler. But when developing flight software using TSIM-ERC32, there are much limitation for understanding of exact behavior of ERC32 processor, and it is impossible to change or modify the emulator core to develop the satellite simulator. To reslove this problem, this paper presents the development of new cycle-true ERC32 emulator as laysim-erc32 and describes the software development and debugging method on VxWorks/RTEMS RTOS.

인공위성의 임무가 다양해지고 요구사항이 높아짐에 따라 탑재컴퓨터의 성능 향상이 필수적으로 대두되었으며, 인공위성 탑재컴퓨 터의 활용도를 높이기 위해 표준화 설계 및 시스템 재구성이 가능한 모듈화 기반으로 개발 되고 있다. 현재 한국항공우주연구원에서 개발 중인 차세대 인공위성의 탑재컴퓨터 경우 높은 성능을 제공하기 위해 SPARC v8 기반의 LEON2-FT/ AT697F 프로세서를 채택하였으며 SpaceWire, MIL-STD-1553B, CAN 등의 다양한 통신 디바이스들을 표준화 된 통신칩으로 구성하여 프로세서에서 PCI 통신을 통해 각종 디바이스들을 제어 및 통신 할 수 있도록 개발 하고 있다. 본 논문에서 차세대 탑재컴퓨터의 LEON2-FT 프로세서와 PCI 기반에서의 시스템 소프트웨어 개발 방안에 대해서 기술하며, PCI 소프트웨어 컴포넌트 설계 및 실시간 운영체제인 VxWorks 6.5 포팅 그리고 개발 된 시스템 소프트웨어를 검증하기 위한 시뮬레이션 방안을 제시한다.

The need for high performance of on-board computer (OBC) is essential due to the growing requirements and diversified missions, and so OBC has been developed on the basis of the standard design and reconfigurable modularization in order to improve the utilization of OBC for different missions. The processor in OBC of next generation satellite which is currently developed by KARI is adopted the LEON2-FT/AT697F processor based SPARC v8 as main processor and controls various devices such as SpaceWire, MIL-STD-1553B and CAN through PCI on the standardized communication chips. This paper presents the architecture and design of system software for LEON2-FT processor based on PCI, and development of PCI software component. Also it describes the porting of VxWorks 6.5 for LEON2-FT and the test under the simulation environment for LEON2-FT and PCI with communication chips.

본 논문은 OFDM 시스템을 위한 효율적인 가변길이 radix-8/4/2 FFT 구조를 제안하였다. radix-8/4/2 연산을 수행하기 위해서 제안한 FFT 프로세서는 shared memory 구조를 사용하여 하드웨어가 단순하고 적은 면적을 차지한 다. 메모리 사이즈를 줄이고 데이터들 간의 충돌을 피하기 위해 효율적인 In-place 메모리 엑세스 방법을 제안한다. 또한 회전인자(twiddle factor)를 위한 ROM 기반의 lookup 테이블 방식을 대신하여 적은 면적을 차지하는 회전인자 발생기를 제안한다. 제안한 FFT 프로세서는 802.11a, 802.16a, DAB, DVB-T/H 그리고 xDSL에서 요구하는 모든 FFT 샘플링 포인트인 64, 256, 512, 1024, 2048, 4096 그리고 8192 포인트의 FFT 연산을 할 수 있다.

In this paper, we propose an efficient variable-length radix-8/4/2 FFT architecture for OFDM systems. The FFT processor is based on radix-8 FFT algorithm and also supports radix-4 or radix-2 FFT computation. We are using efficient “In-place” memory access method to maintain conflict-free data access and minimize memory size. Also we replace a very large lookup table with a twiddle factor generator which consumes less area then a ROM-based lookup table. The proposed FFT processor performs variable-length FFT including 64, 256, 512, 1024, 2048, 4096 and 8192 points which cover all the required FFT lengths used in 802.11a, 802.16a, DAB, DVB-T, VDSL and ADSL.