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임베디드 시스템에 대한 중요성이 날로 증가함에 따라, 실시간 제약 요건에 맞추기 위하여 고성능 임베디드 프로세서가 요구된다. 현재 범용 컴퓨터 시스템을 구축할 때 성능을 높이기 위하여 멀티코어 프로세서가 널리 이용되 고 있으므로, 임베디드 프로세서 역시 멀티코어 프로세서 구조를 채택함으로써 임베디드 시스템에서 높은 성능을 얻 을 수가 있다. 본 논문에서는 코어의 유형 및 개수가 임베디드 멀티코어 프로세서의 성능에 미치는 영향을 분석하기 위하여, 2 개에서 16 개로 구성되는 임베디드 멀티코어 프로세서에 대하여, MiBench 벤치마크를 입력으로하는 모의 실험을 수행하였다. 이 때, 임베디드 멀티코어 프로세서를 구성하는 단위 코어로서, 단순한 RISC형부터 다양한 명령 어 윈도우의 크기를 갖는 순차 또는 비순차 실행 수퍼스칼라형 코어에 걸쳐 광범위한 모의실험을 수행하여 그 성능 을 분석하였다. 그 결과, 멀티코어 임베디드 프로세서는 RISC형 단일코어 임베디드 프로세서에 대하여 최고 23 배의 성능을 얻을 수 있었다.

Recently, the importance of embedded system is growing rapidly. In-order to satisfy the real-time constraints of the system, high performance embedded processor is required. Therefore, as in general purpose computer systems, embedded processor should be designed as multicore architecture as well. Using MiBench benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2-core to 16-core embedded processor architectures with different types of cores from simple RISC to in-order and out-of-order superscalar processors, extensively. As a result, the achievable performance is as high as 23 times over the single core embedded RISC processor.

As integration densities continue to increase, interconnection has become one of the most important factors in determining the performance of multi-core processors. Recently, in order to reduce the delay due to interconnection, many studies have focused on the 3D multi-core processors. Compared to 2D multi-core architecture, 3D multi-core architecture gets decreased interconnection delay and lower power consumption owing to reduced wire length. Despite the benefits mentioned above, 3D design cannot be practical because it causes serious thermal problems in multi-core processors due to high power density. In this paper, we analyze temperature behavior of 3D multi-core processors according to various placement of core and level-2 cache. According to our simulation results, the floorplan where the core is stacked adjacently to the level-2 cache can reduce the temperature by 22% with 4-layers, and by 13% with 2-layers on the average, compared to the floorplan where the core is stacked adjacently to the core.

Multi-core processors have become the dominant market trend because they provide a great opportunity in increasing processing performance by exploiting various parallelisms. In JPEG (Joint Photographic Experts Group) compression, color space conversion is one of the major kernels known as a computationally expensive module. This paper presents a fast solution for color space conversion with multi-core parallel computation. For this purpose, we utilize Threading Building Blocks (TBB), a runtime library based on C++, and OpenMP (Open Multi-processing), a shared programming language. A RGB image is transformed into a luminance-chrominance color space such as YCbCr. The implementation results show that parallel implementations achieve greater performance improvement regarding processing speed compared with the serial implementation.

Effective allocation of shared resources limited is a key problem for chip multiprocessors. As the processor core growth in the scale, multi thread for the shared resource limited system competition will become more intense, the performance of the system will also be more significant. In order to alleviate this problem, a fair and effective multi thread shared resources allocation scheduling algorithm is important. In all kinds of shared resources, the largest effect on the system performance is the shared cache and DRAM system. There are essential differences between the last level cache and a cache. The goal of a cache design is to provide fast data processor which requires high access speed. However, the object of the last level cache is to save data in the chip as much as possible, and the access speed requirements are not too high, it is more subject to the plate number of available transistors. Management level cache LRU strategy and its approximate algorithm are not applicable to the large capacity last level cache for traditional. It may cause destructive interference between threads, cache thrashing of stream media program lead, which will lead to a decline in the performance of processor. This paper focuses on the analysis of some hot problems of the last level cache management in the process of the large capacity of multi-core platform sharing, and puts forward the corresponding costs less.

A novel architecture FFT processor which can carry on 1-D FFT algorithm or 2-D FFT algorithm corresponding different size of FFT is proposed in this paper. The architecture is served as a scalable IP Core which is suitable for the heterogeneous multi-core SoC on chip application. The mixed architecture FFT processor achieves balance between high processing speed and resources. Compared with a conventional 1-D FFT processor, this FFT processor is characterized by having smaller resources consumption; compared with a 2-D FFT processor which is mapped onto a long point FFT architecture, it has higher processing speed. It employs the Radix-2 DIT-FFT algorithm and fixed addressing structure. It takes two ways to hide time consumed on data-path, one is read-ahead operation of dual-port RAM to hide the delay introduced by 12-stages pipeline of butterfly-unit and Memory access delay; the other is Ping-Pong operation of 3 groups of RAM to conceal data transmitting time. It also adopt twiddle factor compression algorithm to reduce ROM space. It can carry out 2n (n is from range of 5 to 14) single-precision floating-point FFT/IFFT directly. As a result, we have implemented the mixed architecture FFT processor based on FPGA, and successfully applied it into the heterogeneous multi-core SoC.

비대칭적 멀티코어 프로세서 구조의 성능을 분석하기 위하여 명령어 트레이스 모의실험이나 실행 위주 모의실험을 이용하는 경우, 시간이 과다 소요되고 대량의 데이터 저장 공간을 차지하는 문제점이 있다. 본 논문에서는 통계적 모의실험에 의하여 다양한 하드웨어의 사양을 갖는 비대칭적 멀티코어 프로세서의 성능을 측정하는 기법에 대하여 연구하였다. 이것을 위하여 SPEC 2000 벤치마크 프로그램의 특성을 통계적 프로화일링 기법으로 모델링하고, 여기서 얻은 통계적 프로화일을 바탕으로 벤치마크 트레이스를 합성하여 비대칭적 멀티코어 프로세서에 대한 모의실험을 수행하였다. 그 결과, 통계적 모의실험에 의하여 측정한 성능이 명령어 트레이스 모의실험에 의하여 측정한 성능에 근접한 결과를 가져왔으며, 모의실험 시간을 크게 단축시켰다.

If trace-driven or execution-driven simulation is used for the performance analysis of asymmetric multi-core processors, excessive time and much disk space are necessary. In this paper, statistical simulations are performed for asymmetric multi-core processors with various hardware configurations. For the experiment, SPEC 2000 benchmark programs are used for profiling and synthesis, which is supplied as input for the simulation of asymmetric multi-core processors. As a result, the performance of asymmetric multi-core processor obtained by statistical simulation is comparable to that of the trace-driven simulation with a tremendous reduction in the simulation time.

최근에 이르러, 과거 수퍼스칼라 프로세서의 하드웨어 복잡도와 전력소모 문제를 극복하기 위하여 멀티코어 프로세서가 상용화 되어 널리 이용되고 있다. 이러한 멀티코어 프로세서의 설계 초기 단계에서는 광범위한 모의실험을 수행하는 것이 매우 중요하다. 그러나 기존의 실행 위주(execution-driven)의 멀티코어 프로세서 모의실험기는 속도가 느리다는 단점이 있다. 본 논문에서는 이것을 극복하기 위하여 빠른 속도를 갖는 명령어 자취형 (trace-driven) 멀티코어 프로세서 모의실험기를 개발하였으며, 이것을 이용하여 2 개에서 16 개까지의 멀티코어 프로세서에 대하여 SPEC 2000 벤치마크를 입력으로하여 모의실험을 수행하였다. 모의실험 결과, 16개의 코어를 이용하는 멀티코어 프로세서에서 평균 4.1 IPC의 성능과 단일코어 대비 13.3 배의 성능 향상을 기록하였다.

In order to overcome the complexity and power problems of superscalar processors, the multi-core architecture has been prevalent recently. Although the execution-driven simulation is wide spread, the trace-driven simulation has speed advantages over the execution-driven simulation. We present a methodology to simulate multi-core architecture using trace-driven simulator. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the cores ranging from 2 to 16 extensively. As a result, the 16-core processor resulted in 4.1 IPC and 13.3 times speed up over single-core processor on the average.

최근에 이르러 디지털 시스템의 성능을 극대화하기 위하여, 멀티코어 프로세서가 상용화 되어 널리 이용되 고 있다. 이러한 멀티코어 프로세서를 구성하는 단위 코어의 성능을 높이면, 적은 개수의 코어를 가지고 시스템의 성 능을 크게 향상시킬 수가 있다. 본 논문에서는 순차실행 방식의 수퍼스칼라를 단위 코어로 하는 멀티코어 프로세서 아키텍쳐를 제안하였다. 그리고, 윈도우 크기가 4에서 16이고 2-코어에서 16-코어로 구성되는 멀티코어 수퍼스칼라 프 로세서에 대하여, SPEC 2000 벤치마크를 입력으로 하는 광범위한 모의실험을 수행하였다. 모의실험 결과, 윈도우의 크기가 16일 때 16-코어 수퍼스칼라 프로세서는 1-코어 수퍼스칼라 프로세서보다 8.4배의 성능 향상을 가져왔다. 또 한, 같은 코어 개수를 가진 멀티 코어 수퍼스칼라 프로세서의 성능이 멀티코어 RISC 프로세서의 성능의 2 배를 기록 하였다.

In order to overcome the hardware complexity and performance limit problems, recently the multi-core architecture has been prevalent. For hardware simplicity, usually RISC processor is adopted as the unit core processor. However, if the performance of unit core processor is enhanced, the overall performance of the multi-core processor architecture can be further enhanced. In this paper, in-order superscalar processor is utilized as the core for the multi-core processor architecture. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the number of superscalar cores between 2 and 16 and the window size of 4 to 16 extensively. As a result, the 16-core superscalar processor for the window size of 16 results in 8.4 times speed up over the single core superscalar processor. When compared with the same number of cores, the multi-core superscalar processor performance doubles that of the multi-core RISC processor.

최근에 멀티코어 프로세서 구조가 디지털 신호처리 프로세서의 성능을 개선하기 위하여 광범위하게 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉜다. 비대칭적 멀티코어 프로세서는 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 비대칭적 멀티코어 디지털 신호처리 프로세서가 대칭적 멀티코어 디지털 신호처리 프로세서에 대하여 갖는 성능의 우수성을 고찰하기 위하여, 다양한 구성을 갖는 비대칭적 쿼드코어, 옥타코어 및 헥사데카코어 디지털 신호처리 프로세서에 대하여 UTDSP 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하고 비슷한 하드웨어 규모의 대칭적 멀티코어 디지털 신호처리 프로세서와 그 성능을 비교하였다.

Recently, the multi-core processor architecture is widely used in the digital signal processors for enhancing its performance. Multi-core processors are classified either as symmetric or asymmetric. Asymmetric multi-core processors are known to have higher performance and more efficient than symmetric multi-core processors. In order to study the performance enhancement of asymmetric multi-core digital signal processors over the symmetric ones, the trace-driven simulation has been executed for various asymmetric quad-core, octa-core and hexadeca-core digital signal processors and compared with the symmetric ones of similar hardware budget using UTDSP benchmarks as input.