Earticle

멀티 코어 프로세서의 보급 확산으로 최근에는 임베디드 시스템에서도 채택되고 있다. 따라서 일반적으로 대규모의 컴퓨팅과 메모리 접근을 필요로 하는 멀티미디어 응용은 멀티 코어 플랫폼 기반의 병렬화가 가능하다. 본 논문에서는 멀티 코어 CPU을 이용한효율적 색 공간 변환을 위한 스레드 수준 병렬 기법의 성능 향상을 검증하였다. 스레드 수준 병렬화 특히 멀티 코어 프로세서기반공유 메모리 컴퓨팅 시스템에서는 매우 유용한 병렬 처리 패러다임이 되고 있다. 본 구현에서 스레드 수준 병렬화는 각 스레드에다른 입력 픽셀을 할당하여 실행하였다. 성능 평가를 위해 직렬 및 병렬 구현들 사이의 처리 속도의 비교에 기초하여 대표적 멀티코어 프로세서에서 색 변환을 위한 성능 향상 정도를 평가하였다. 결과는 스레드 수준의 병렬 구현에 관계없이 다른 멀티 코어에서전반적으로 비슷한 성능 향상의 비율을 보여주었다.

With the increasing popularity of multi-core processors, they have been adopted even in embedded systems. Under thiscircumstance many multimedia applications can be parallelized on multi-core platforms because they usually require heavycomputations and extensive memory accesses. This paper proposes an efficient thread-level parallel implementation for colorspace conversion on multi-core CPU. Thread-level parallelism has been becoming very useful parallel processing paradigmespecially on shared memory computing systems. In this work, it is exploited by allocating different input pixels to eachthread for concurrent loop executions. For the performance evaluation, this paper evaluate the performace improvements forcolor conversion on multi-core processors based on the processing speed comparison between its serial implementation andparallel ones. The results shows that thread-level parallel implementations show the overall similar ratios of performanceimprovements regardless of different multi-cores.

최근에 이르러, 과거 수퍼스칼라 프로세서의 하드웨어 복잡도와 전력소모 문제를 극복하기 위하여 멀티코어 프로세서가 상용화 되어 널리 이용되고 있다. 이러한 멀티코어 프로세서의 설계 초기 단계에서는 광범위한 모의실험을 수행하는 것이 매우 중요하다. 그러나 기존의 실행 위주(execution-driven)의 멀티코어 프로세서 모의실험기는 속도가 느리다는 단점이 있다. 본 논문에서는 이것을 극복하기 위하여 빠른 속도를 갖는 명령어 자취형 (trace-driven) 멀티코어 프로세서 모의실험기를 개발하였으며, 이것을 이용하여 2 개에서 16 개까지의 멀티코어 프로세서에 대하여 SPEC 2000 벤치마크를 입력으로하여 모의실험을 수행하였다. 모의실험 결과, 16개의 코어를 이용하는 멀티코어 프로세서에서 평균 4.1 IPC의 성능과 단일코어 대비 13.3 배의 성능 향상을 기록하였다.

In order to overcome the complexity and power problems of superscalar processors, the multi-core architecture has been prevalent recently. Although the execution-driven simulation is wide spread, the trace-driven simulation has speed advantages over the execution-driven simulation. We present a methodology to simulate multi-core architecture using trace-driven simulator. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the cores ranging from 2 to 16 extensively. As a result, the 16-core processor resulted in 4.1 IPC and 13.3 times speed up over single-core processor on the average.

최근에 이르러 디지털 시스템의 성능을 극대화하기 위하여, 멀티코어 프로세서가 상용화 되어 널리 이용되 고 있다. 이러한 멀티코어 프로세서를 구성하는 단위 코어의 성능을 높이면, 적은 개수의 코어를 가지고 시스템의 성 능을 크게 향상시킬 수가 있다. 본 논문에서는 순차실행 방식의 수퍼스칼라를 단위 코어로 하는 멀티코어 프로세서 아키텍쳐를 제안하였다. 그리고, 윈도우 크기가 4에서 16이고 2-코어에서 16-코어로 구성되는 멀티코어 수퍼스칼라 프 로세서에 대하여, SPEC 2000 벤치마크를 입력으로 하는 광범위한 모의실험을 수행하였다. 모의실험 결과, 윈도우의 크기가 16일 때 16-코어 수퍼스칼라 프로세서는 1-코어 수퍼스칼라 프로세서보다 8.4배의 성능 향상을 가져왔다. 또 한, 같은 코어 개수를 가진 멀티 코어 수퍼스칼라 프로세서의 성능이 멀티코어 RISC 프로세서의 성능의 2 배를 기록 하였다.

In order to overcome the hardware complexity and performance limit problems, recently the multi-core architecture has been prevalent. For hardware simplicity, usually RISC processor is adopted as the unit core processor. However, if the performance of unit core processor is enhanced, the overall performance of the multi-core processor architecture can be further enhanced. In this paper, in-order superscalar processor is utilized as the core for the multi-core processor architecture. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the number of superscalar cores between 2 and 16 and the window size of 4 to 16 extensively. As a result, the 16-core superscalar processor for the window size of 16 results in 8.4 times speed up over the single core superscalar processor. When compared with the same number of cores, the multi-core superscalar processor performance doubles that of the multi-core RISC processor.

As integration densities continue to increase, interconnection has become one of the most important factors in determining the performance of multi-core processors. Recently, in order to reduce the delay due to interconnection, many studies have focused on the 3D multi-core processors. Compared to 2D multi-core architecture, 3D multi-core architecture gets decreased interconnection delay and lower power consumption owing to reduced wire length. Despite the benefits mentioned above, 3D design cannot be practical because it causes serious thermal problems in multi-core processors due to high power density. In this paper, we analyze temperature behavior of 3D multi-core processors according to various placement of core and level-2 cache. According to our simulation results, the floorplan where the core is stacked adjacently to the level-2 cache can reduce the temperature by 22% with 4-layers, and by 13% with 2-layers on the average, compared to the floorplan where the core is stacked adjacently to the core.

Multi-core processors have become the dominant market trend because they provide a great opportunity in increasing processing performance by exploiting various parallelisms. In JPEG (Joint Photographic Experts Group) compression, color space conversion is one of the major kernels known as a computationally expensive module. This paper presents a fast solution for color space conversion with multi-core parallel computation. For this purpose, we utilize Threading Building Blocks (TBB), a runtime library based on C++, and OpenMP (Open Multi-processing), a shared programming language. A RGB image is transformed into a luminance-chrominance color space such as YCbCr. The implementation results show that parallel implementations achieve greater performance improvement regarding processing speed compared with the serial implementation.

Effective allocation of shared resources limited is a key problem for chip multiprocessors. As the processor core growth in the scale, multi thread for the shared resource limited system competition will become more intense, the performance of the system will also be more significant. In order to alleviate this problem, a fair and effective multi thread shared resources allocation scheduling algorithm is important. In all kinds of shared resources, the largest effect on the system performance is the shared cache and DRAM system. There are essential differences between the last level cache and a cache. The goal of a cache design is to provide fast data processor which requires high access speed. However, the object of the last level cache is to save data in the chip as much as possible, and the access speed requirements are not too high, it is more subject to the plate number of available transistors. Management level cache LRU strategy and its approximate algorithm are not applicable to the large capacity last level cache for traditional. It may cause destructive interference between threads, cache thrashing of stream media program lead, which will lead to a decline in the performance of processor. This paper focuses on the analysis of some hot problems of the last level cache management in the process of the large capacity of multi-core platform sharing, and puts forward the corresponding costs less.

A novel architecture FFT processor which can carry on 1-D FFT algorithm or 2-D FFT algorithm corresponding different size of FFT is proposed in this paper. The architecture is served as a scalable IP Core which is suitable for the heterogeneous multi-core SoC on chip application. The mixed architecture FFT processor achieves balance between high processing speed and resources. Compared with a conventional 1-D FFT processor, this FFT processor is characterized by having smaller resources consumption; compared with a 2-D FFT processor which is mapped onto a long point FFT architecture, it has higher processing speed. It employs the Radix-2 DIT-FFT algorithm and fixed addressing structure. It takes two ways to hide time consumed on data-path, one is read-ahead operation of dual-port RAM to hide the delay introduced by 12-stages pipeline of butterfly-unit and Memory access delay; the other is Ping-Pong operation of 3 groups of RAM to conceal data transmitting time. It also adopt twiddle factor compression algorithm to reduce ROM space. It can carry out 2n (n is from range of 5 to 14) single-precision floating-point FFT/IFFT directly. As a result, we have implemented the mixed architecture FFT processor based on FPGA, and successfully applied it into the heterogeneous multi-core SoC.

비대칭적 멀티코어 프로세서 구조의 성능을 분석하기 위하여 명령어 트레이스 모의실험이나 실행 위주 모의실험을 이용하는 경우, 시간이 과다 소요되고 대량의 데이터 저장 공간을 차지하는 문제점이 있다. 본 논문에서는 통계적 모의실험에 의하여 다양한 하드웨어의 사양을 갖는 비대칭적 멀티코어 프로세서의 성능을 측정하는 기법에 대하여 연구하였다. 이것을 위하여 SPEC 2000 벤치마크 프로그램의 특성을 통계적 프로화일링 기법으로 모델링하고, 여기서 얻은 통계적 프로화일을 바탕으로 벤치마크 트레이스를 합성하여 비대칭적 멀티코어 프로세서에 대한 모의실험을 수행하였다. 그 결과, 통계적 모의실험에 의하여 측정한 성능이 명령어 트레이스 모의실험에 의하여 측정한 성능에 근접한 결과를 가져왔으며, 모의실험 시간을 크게 단축시켰다.

If trace-driven or execution-driven simulation is used for the performance analysis of asymmetric multi-core processors, excessive time and much disk space are necessary. In this paper, statistical simulations are performed for asymmetric multi-core processors with various hardware configurations. For the experiment, SPEC 2000 benchmark programs are used for profiling and synthesis, which is supplied as input for the simulation of asymmetric multi-core processors. As a result, the performance of asymmetric multi-core processor obtained by statistical simulation is comparable to that of the trace-driven simulation with a tremendous reduction in the simulation time.

최근에 멀티코어 프로세서 구조가 디지털 신호처리 프로세서의 성능을 개선하기 위하여 광범위하게 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉜다. 비대칭적 멀티코어 프로세서는 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 비대칭적 멀티코어 디지털 신호처리 프로세서가 대칭적 멀티코어 디지털 신호처리 프로세서에 대하여 갖는 성능의 우수성을 고찰하기 위하여, 다양한 구성을 갖는 비대칭적 쿼드코어, 옥타코어 및 헥사데카코어 디지털 신호처리 프로세서에 대하여 UTDSP 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하고 비슷한 하드웨어 규모의 대칭적 멀티코어 디지털 신호처리 프로세서와 그 성능을 비교하였다.

Recently, the multi-core processor architecture is widely used in the digital signal processors for enhancing its performance. Multi-core processors are classified either as symmetric or asymmetric. Asymmetric multi-core processors are known to have higher performance and more efficient than symmetric multi-core processors. In order to study the performance enhancement of asymmetric multi-core digital signal processors over the symmetric ones, the trace-driven simulation has been executed for various asymmetric quad-core, octa-core and hexadeca-core digital signal processors and compared with the symmetric ones of similar hardware budget using UTDSP benchmarks as input.

본 논문에서는 멀티코아 프로세서 상에서 프로세서와 메모리를 집중적으로 사용하는 다양한 워크로드들에 대한 온도특성을 연구한다. 일반적으로 프로세서의 온도관리를 위한 측정 지표로 평균온도와 온도범위 보다는 온도변화의 정도가 더 중요하다. 따라서 본 논문에서는 프로그램 실행 중에 온도변화를 분석하고, 워크로드의 온도변화의 정도를 정량화하는 측정 지표를 제안한다. 제안된 온도변화 측정 지표를 사용하여 인텔 Core 2 Duo 프로세서 상의 SPEC CPU2006 벤치마크들에 대해 쿨링 조건 및 클럭 주파수를 변경해 가며 온도변화를 분석한다. 분석 결과, 각 벤치마크 프로그램에 따라 서로 다른 유형의 온도 변화를 보였다. 이러한 온도변화는 쿨링 조건과 동작 클럭 주파수 및 멀티프로그래밍 워크로드에 영향을 받았다. 또한 코아들 사이의 공간적 위치에 따라서도 다른 온도 변화 특성을 보였다. 본 논문에서 제안된 온도변화 측정 지표와 연구 분석된 결과들은 향후 멀티코아 온도관리를 위한 연구에 활용하면 효과적인 온도관리가 기대된다.

This paper studies thermal characteristics of a mix of CPU-intensive and memory-intensive application workloads on a multi-core processor. Especially, we focus on thermal variations during program execution because thermal variations are more critical than average temperatures and their ranges for thermal management. New metrics are proposed to quantify such thermal variations for a workload. We study the thermal variations using SPEC CPU2006 benchmarks with varying cooling conditions and frequencies on an Intel Core 2 Duo processor. The results show that applications have distinct thermal variations characteristics. Such variations are affected by cooling conditions,operating frequencies and multiprogramming workload. Also, there are distinct spatial thermal variations between cores. Our new metrics and their results from this study provide useful insight for future research on multi-core thermal management.

In this paper, we propose a new variable latency L1 data cache architecture for multi-core processors. Our proposed architecture extends the traditional variable latency cache to be geared toward the multi-core processors. We added a specialized data structure for recording the latency of the L1 data cache. Depending on the added latency to the L1 data cache, the value stored to the data structure is determined. It also tracks the remaining cycles of the L1 data cache which notifies data arrival to the reservation station in the core. As in the variable latency cache of the single-core architecture, our proposed architecture flexibly extends the cache access cycles considering process variation. The proposed cache architecture can reduce yield losses incurred by L1 cache access time failures to nearly 0%. Moreover, we quantitatively evaluate performance, power, energy consumption, power-delay product, and energy-delay product when increasing the number of cache access cycles.

물리적 모델링은 실제 악기음과 유사한 고음질의 음을 합성하는 방법으로 많은 연구가 진행되어 왔다. 그러나 물리적 모델링은 악기의 소리를 합성할 때 필요한 수많은 파라미터들을 동시에 계산해야 하기 때문에 동시 발음수가 높은 악기의 경우 실시간 처리에 문제가 발생할 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 전통 현악기인 가야금의 음 합성 알고리즘을 실시간으로 처리 가능한 단일 명령어 다중 데이터(Single Instruction Multiple Data, SIMD) 방식의 멀티코어 프로세서를 제안한다. 제안하는 SIMD기반 멀티코어 프로세서는 가야금의 12개 현을 제어하기 위해 12개의 프로세싱 엘리먼트(Processing Element, PE)로 구성되어 있다. 각각의 프로세싱 엘리먼트는 해당되는 가야금 현을 모델링하며, 각 현의 여기신호와 파라미터를 음 합성 병렬 알고리즘의 입력으로 받아 동시에 12개 현의 합성된 음을 실시간으로 생성할 수 있다. 표본화 비율을 44.1kHz로 설정하고 16비트 양자화 데이터의 음을 합성한 모의실험 결과, 제안한 SIMD기반 멀티코어 프로세서를 이용한 합성음은 원음과 매우 유사하였으며, 상용 프로세서(TI TMS320C6416, ARM926EJ-S, ARM1020E)보다 실행 시간에서 5.6~11.4배, 에너지 효율에서 553~1,424배의 향상을 보였다.

Physical modeling has been widely used for sound synthesis since it synthesizes high quality sound which is similar to real-sound for musical instruments. However, physical modeling requires a lot of parameters to synthesize a large number of sounds simultaneously for the musical instrument, preventing its real-time processing. To solve this problem, this paper proposes a single instruction, multiple data (SIMD) based multi-core processor that supports real-time processing of sound synthesis of gayageum which is a representative Korean traditional musical instrument. The proposed SIMD-base multi-core processor consists of 12 processing elements (PE) to control 12 strings of gayageum in which each PE supports modeling of the corresponding string. The proposed SIMD-based multi-core processor can generate synthesized sounds of 12 strings simultaneously after receiving excitation signals and parameters of each string as an input. Experimental results using a sampling reate 44.1 kHz and 16 bits quantization show that synthesis sound using the proposed multi-core processor was very similar to the original sound. In addition, the proposed multi-core processor outperforms commercial processors(TI's TMS320C6416, ARM926EJ-S, ARM1020E) in terms of execution time (5.6~11.4x better) and energy efficiency (about 553~1,424x better).

1980년대와 1990년대가 서버와 데스크톱 중심 컴퓨팅의 시대였다고 한다면 2000년대 들어 모바일 분야를 포함하는 임베디드 프로세서 시장이 급격히 확장되며 임베디드 중심 시대로 산업구조가 재편되고 있다. 그리고, 2010년대에는 임베디드 프로세서 시장이 더욱 확대되고 기술도 더불어 발전되고 있는데, 최근 기술을 주도하고 있는 뜨거운 용어 중의 하나가 이기종 멀티코어 컴퓨팅이라 할 수 있다. 시장이 요구하는 고성능 컴퓨팅을 수용하고 임베디드 기기의 특성상 저전력을 실현해야 하는 현실적 문제를 해결하기 위한 이기종 멀티코어 하드웨어가 임베디드 기기에도 적용을 앞다투고 있는 상황이며, 적절한 응용 콘텐츠에 맞춰 이기종 멀티코어 하드웨어를 활용하기 위한 소프트웨어에 대한 관심과 발전도 발 맞춰 진행되고 있다. 이에 본고에서는 임베디드 기기 분야에 한정하여 이기종 멀티코어 하드웨어와 소프트웨어의 기술 동향을 살펴보고자 한다.

최신의 마이크로프로세서 설계에서는 전력 관련 문제들이 중요한 고려사항이 되었다. 온-칩(On-chip) 온도 상승은 이와 관련하여 중요한 요소로 부각되었다. 이를 적절하게 처리하지 않을 경우 냉각 비용과 칩 신뢰성에 부정적인 결과를 초래한다. 이 논문에서 우리는 시간적/공간적인 핫 스폿(Hot spot) 완화를 위한 설계들과 열 시간 상수, 작업부하 변동, 마이크로프로세서의 전력 분배 사이의 보편적인 상충관계(Trade off)들을 조사한다. 우리의 방안은 작업부하의 실행위치/순서를 변경하고 동시실행 스레드의 수를 조절하여 시스템의 공간 및 시간적인 열 틈새(Heat slack)에 영향을 줌으로써, 운영체계(OS)와 이미 시스템에 존재하는 하드웨어의 지원만으로 적절한 시간제한내에 작업부하를 조절함으로써 온-칩 온도를 낮출 수 있다.

Power-related issues have become important considerations in current generation microprocessor design. One of these issues is that of elevated on-chip temperatures. This has an adverse effect on cooling cost and, if not addressed suitably, on chip reliability. In this paper we investigate the general trade-offs between temporal and spatial hot spot mitigation schemes and thermal time constants, workload variations and microprocessor power distributions. By leveraging spatial and temporal heat slacks, our schemes enable lowering of on-chip unit temperatures by changing the workload in a timely manner with Operating System (OS) and existing hardware support.

전산화단층촬영에서 재구성 과정은 상당한 시간이 요구된다. 단면 영상의 품질을 높이기 매트릭스 크기를 증가시키면 재구성 시간이 매우 빠른 속도로 증가한다. 다중코어 프로세서는 오늘날 광범위하게 사용되고 있으며, 다중코어 프로세서의 다중 스레드를 이용하여 계산 시간을 줄이는 것이 가능하다. 본 연구는 다중 스레드로 CT의 재구성 시간을 개선하였다. 다중 스레드를 위해 Pthread와 OpenMP를 이용하였고, 재구성 과정에서 많은 시간이 소비되는 컨볼루션과 역투역 과정을 자세히 조사하였다. Pthread와 OpenMP 모두 스피드업과 효율성 측면에서 비슷한 성능을 나타내었다.

The reconstruction on the computed tomography requires much time for calculation. The calculation time rapidly increases with enlarging matrix size for improving image quality. Multi-core processor, multi-core CPU, has widely used nowadays and has provided the reduction of the calculation time through multi-threads. In this study, the calculation time of the reconstruction process would improved using multi-threads based on the multi-core processor. The Pthread and the OpenMP used for multi-threads were used in convolution and back projection steps that required much time in the reconstruction. The Pthread and the OpenMP showed similar results in the speedup and the efficiency.

In this paper, we present a multi-core processor including multimedia specific instructions to process multimedia data efficiently in the mobile environment. Multimedia specific instructions exploit subword level parallelism (SLP), while the multi-core processor exploits data level parallelism (DLP). These combined parallelisms improve the performance of multimedia processing applications. The proposed multi-core processor including multimedia specific instructions is implemented and tested using a Xilinx ISE 10.1 tool and SoCMaster3 testbed system including Vertex 4 FPGA. Experimental results using a fire detection algorithm show that multimedia specific instructions outperform baseline instructions in the same multi-core architecture in terms of performance (1.2x better), energy efficiency (1.37x better), and area efficiency (1.23x better).

The camera based object detection systems should satisfy the recognition performance as well as real-time constraints. Particularly, in safety-critical systems such as Autonomous Emergency Braking (AEB), the real-time constraints significantly affects the system performance. Recently, multi-core processors and system-on-chip technologies are widely used to accelerate the object detection algorithm by distributing computational loads. However, due to the advanced hardware, the complexity of system architecture is increased even though additional hardwares improve the real-time performance. The increased complexity also cause difficulty in migration of existing algorithms and development of new algorithms. In this paper, to improve real-time performance and design complexity, a task scheduling strategy is proposed for visual object tracking systems. The real-time performance of the vision algorithm is increased by applying pipelining to task scheduling in a multi-core processor. Finally, the proposed task scheduling algorithm is applied to crosswalk detection and tracking system to prove the effectiveness of the proposed strategy.

본 논문에서는 차선 검출 알고리즘에 병렬처리를 적용하여 성능을 개선하였다. 차선 검출은 지능형 보조 시스템으로써 자동차가 차선을 이탈하면 경보음 또는 핸들을 보정해줌으로써 운전자를 돕는 보조 시스템이다. 병렬 처리 알고리즘 중 데이터 레벨 병렬처리는 설계가 간단하지만 병목현상이 발생하는 문제가 있다. 제안하는 고속 데이터 레벨 병렬처리 알고리즘은 병목현상을 줄여 성능이 향상되었다. 실제 블랙박스 도로 영상을 도입하여 알고리즘을 측정한 결과 싱글 코어 경우 약 30 Frames/sec의 성능을 얻었다. 병렬처리를 적용한 결과로써 옥타코어 기준으로 데이터 레벨인 경우 약 100 Frames/sec의 성능을, 고속 데이터 레벨인 경우는 약 150 Frames/sec의 성능을 얻을 수 있다.

we improved the performance by parallelizing lane detection algorithms. Lane detection, as a intellectual assisting system, helps drivers make an alarm sound or revise the handle in response of lane departure. Four kinds of algorithms are implemented in order as following, Gaussian filtering algorithm so as to remove the interferences, gray conversion algorithm to simplify images, sobel edge detection algorithm to find out the regions of lanes, and hough transform algorithm to detect straight lines. Among parallelized methods, the data level parallelism algorithm is easy to design, yet still problem with the bottleneck. The high-speed data level parallelism is suggested to reduce this bottleneck, which resulted in noticeable performance improvement. In the result of applying actual road video of black-box on our parallel algorithm, the measurement, in the case of single-core, is approximately 30 Frames/sec. Furthermore, in the case of octa-core parallelism, the data level performance is approximately 100 Frames/sec and the highest performance comes close to 150 Frames/sec.

열화상 시스템은 물체로부터 발산되는 적외선을 영상화하여 물체를 탐지하는 장점으로 인해 군수 분야에 많이 활용되었다. 그러나 Security 시스템과 자동차 시장에 수요가 증가함에 따라 민수 분야로 활용분야가 넓어지고 있다. 기존에는 대부분 FPGA 기반으로 열화상 열상 모듈을 개발하였지만 민수 분야에 다양한 요구사항 및 범용성에 유연한 대처가 힘든 실정이다. 따라서 다양한 요구사항과 범용성을 만족하기 위한 시스템의 필요성이 대두되었다. 본 논문에서는 멀티코어 이미지 프로세서를 이용한 열화상 영상 처리 시스템을 제안한다. 제안된 시스템은 기존 FPGA 기반 시스템이 아닌 멀티코어 이미지 프로세서를 사용함으로써 범용 영상 입․출력 인터페이스 및 각종 디바이스를 지원함에 따라 다양한 요구사항과 범용성을 만족한다. 따라서 시스템 구축 시 뛰어난 접근성으로 인하여 시스템 추가/변경으로 인한 개발 비용 및 기간을 단축할 수 있다. 이러한 장점으로 다양한 고객 요구사항 만족, 개발 비용 및 시간 단축, 제품 출시일 등 다양한 이점을 얻을 것으로 기대한다.

The thermal image system was widely used in the defence-related industry because of detect infrared light from the object without light. but, as the demand in the security system and automobile market increases, the civilian industry are expanding to the private sector. There are difficult to apply various requirement because of previous systems are based by FPGA, so it need new system that apply to various requirement. The proposed paper is thermal image processing system using common image processor. It has various requirement and scalable to support image input/output interface and device driver. If it is used to proposed system, it reduce development cost and period than previous system based FPGA. Because there has very high accessibility. In addition, it expect to have satisfaction of customer requirements, development cost, development period, release date of product.

메시지 처리기란 클라이언트들로부터 수신된 다양한 포맷의 메시지를 수신 메시지 별 쓰레드를 생성하여 처리하고 그 결과를 목적지로 전달하는 서버 소프트웨어를 말한다. 본 논문에서는 SEDA(The Stage Event Driven Architecture) 구조의 메시지 처리기에서 각 수행함수가 CPU 또는 IO bound 특성을 가질 수 있다는 점에 착안하여, 수행 함수 별 특성을 고려해 쓰레드를 각 코어에 매핑하는 FC-TM(Function Characteristic aware Thread Mapping) 기법을 제안하였다. 본 논문에서는 메시지 처리에 필요한 각 수행함수의 특성이 정적인 것으로 가정하였다. 따라서 수행 가능한 함수를 미리 프로파일링(profiling)하여 특성을 분석한 후, 실제 수신되는 메시지에 따라 단위시간 당 처리량(throughput)이 최대가 되도록 쓰레드를 매핑하였다. 성능 평가 결과 IO bound한 함수가 특정 비율 이상 있을 경우, 기존 연구보다 단위시간당 처리량이 최대 72%까지 증가하였다.

A message processor is server software that receives various message formats from clients, creates the corresponding threads to process them, and lastly delivers the results to the destination. Considering that each function of an SEDA-based message processor has its own characteristics such as CPU-bound or IO-bound, this paper proposes a thread-mapping strategy called "FC-TM" (function-characteristic aware thread mapping) that schedules the threads to the cores based on the function characteristics in multi-core environments. This paper assumes that message-processor functions are static in the sense that they are pre-defined when the message processor is built; therefore, we profile each function in advance and map each thread to a core using the information in order to maximize the throughput. The benchmarking results show that the throughput increased by up to a maximum of 72 % compared with the previous studies when the ratio of the IO-bound functions to the CPU-bound functions exceeds a certain percentage.