Earticle

Despite the presence of the p-Channel MOSFET inrush current limiter circuit within the power supply unit of military radar, The internal MOSFET and DC-DC Converter has been damaged due to the high inrush current. In this paper, the cause of the high inrush current was identified by analyzing the p-Channel MOSFET inrush current limiter circuit. Based on the analysis, the high inrush current was reduced by about 60% by adjusting the time constant of the source-to-gate elements compared to before improvement.

확산모형은 시장의 예측이나 그 방법론의 연구를 위해 마케팅에서 광범위하게 다뤄졌을 뿐 아니라, 경제학에서도 다양하게 활용되어 왔다. 특히 Bass 모형은 Rogers의 혁신확산 및 수명주기이론을 간단한 수리적 모형으로 표현할 수 있기에 혁신적 신제품의 채택과 확산을 설명하는데 널리 활용되었다. 그럼에도 불구, 확산모형은 ‘산업의 쌀’ 이라 일컬어지는 반도체의 수요예측에 일부 선도적 연구를 제외하고는 활용된 바 없다. 이에 Bass 모형에서 진일보한 비선형회귀 접근법 확산모형을 활용, 전력반도체 중 전기전자기구의 필수 스위치로 채택되는 MOSFET의 수요를 추정하여 수명주기를 예측하고 그 과정을 설명함으로써 산업관계자는 물론 반도체와 전기전자산업 정책입안자에게 중요한 시사점을 전달하고자 한다.

Diffusion model is popular research topic in marketing and economy particularly for the areas of model specification and market size forecasting. In particular, Bass model can explain Roger's innovation diffusion and product life cycle through easy mathematical representation and hence the model has been widely used for the explanation of adopting innovative new products and technologies. Nonetheless, there’re only a couple of pioneering researches about semiconductor market, using diffusion models. Consequently, we’d utilise NLS approach diffusion model to estimate the market potential of MOSFET, major switching device for power management of system, and explain the process to industry stakeholders and policy makers for delivery of managerial implication with pragmatic purpose.

방사선 치료를 받는 환자의 생식선에 대한 피폭 선량을 최소화하기 위한 차폐체의 성능을 MOSFET 측정을 통해 평가하고자 서울대학교 병원 방사선 종양학과에서 4명의 남자 직장암 환자를 대상으로 2009 년 이후로 시행한 생식선 차폐체 선량 측정 결과를 이용하였다. 환자 치료는 Varian 21EX 선형가속기 (LINAC) 에서 방출되는 6 MV 와 15 MV 의 X‐ray 를 이용하였다. 선형가속기의 조준기 (collimator) 등에 의한 산란선 (scattered ray) 뿐만 아니라 방사선조사영역 (radiation field) 내의 치료부위로부터 산란되어 전달되는 산란선을 최소로 하기 위하여 3면이 모두 차폐될 수 있도록 차폐체는 상자 모양으로 제작되었다. 차폐체는 납으로 만든 7.5 cm × 9.5 cm × 5.5 cm 크기의 상자와 9 cm × 9.5 cm × 1 cm 크기의 덮개로 이루어져 있다. 차폐체의 성능 평가를 위한 선량 측정은 MOSFET 을 이용하였다. 생식선 차폐체를 이용한 경우 차폐체 안쪽의 피폭 선량이 바깥쪽에 비해 평균적으로 23.07% 로 감소하였다. 차폐체 안쪽에 전달된 선량은 평균 0.01 Gy (표준편차 0.004 Gy) 로 측정되었다. 차폐체의 성능은 환자들 별로 적게는 18.76% 부터 많게는 38.20% 까지 차이를 보였으나 전달된 절대적 선량은 무정자증 (aspermia) 의 가능성이 있는 0.35 Gy 와, 불임을 초래할 수 있는 2.0 Gy 의 기준치 이하로서, 차폐체의 효과는 충분한 것으로 확인할 수 있다. MOSFET 측정 결과, 생식선 차폐체를 이용하여 환자 생식선에 피폭되는 선량을 효과적으로 감소시킬 수 있음을 확인하였다. 기존의 연구에서 TLD 를 이용한 측정과 비교하여 MOSFET 을 이용하였을 때 보다 실시간으로 정확하게 차폐체에 의한 생식선의 선량 감소 효과를 평가할 수 있음을 확인하였다.

In order to confirm feasibility of MOSFET modality in use of in‐vivo dosimetry, evaluation of gonad shielding in order to minimize gonadal dose of patients undergoing radiotherapy by using MOSFET modality was performed. Gonadal dose of patients undergoing radiotherapy for rectal cancer in the department of radiation oncology of Seoul National University Hospital since 2009 was measured. 6 MV and 15 MV photon beams emitted from Varian 21EX LINAC were used for radiotherapy. In order to minimize exposed dose caused by the scattered ray not only from collimator of LINAC but also from treatment region inside radiation field, we used box‐shaped lead shielding material. The shielding material was made of the lead block and consists of 7.5 cm × 9.5 cm × 5.5 cm sized case and 9 cm × 9.5 cm × 1 cm sized cover. Dosimetry for evaluation of gonad shielding was done with MOSFET modality. By protecting with gonad shielding material, average gonadal dose of patients was decreased by 23.07% compared with reference dose outside of the shielding material. Average delivered gonadal dose inside the shielding material was 0.01 Gy. By the result of MOSFET dosimetry, we verified that gonadal dose was decreased by using gonad shielding material. In compare with TLD dosimetry, we could measure the exposed dose easily and precisely with MOSFET modality.

본 논문에서는 저전력 기술인 DVFS (Dynamic Voltage Frequency Scaling) 응용을 위하여, 동작주파수의 변화에도 소비전력이 일 정한 특성을 갖는 전류모드 회로를 적용함에 있어서, 저속 동작에서 소비전력이 과다한 전류모드 회로의 문제점을 전류모드 회로에 서 sub-threshold 영역 동작의 MOSFET을 적용함으로써 소비전력을 최소화하는 설계기술을 소개한다. 회로설계는 MOSFET BSIM 3모델을 사용하였으며, 시뮬레이션한 결과, strong-inversion 동작일 때 소비전력은 900uW 이었으나, sub-threshold 영역으 로 동작하였을 때, 소비전력이 18.98uW 가 되어, 98 %의 소비전력의 절감효과가 있음을 확인하였다.

In this paper, when applying current-mode circuit design technique showing constant power dissipation none the less operation frequency, to the low power design of dynamic voltage frequency scaling, we introduce the low power current-mode circuit design technique applying MOSFET in sub-threshold region, in order to solve the problem that has large power dissipation especially on the condition of low operating frequency. BSIM 3, was used as a MOSFET model in circuit simulation. From the simulation result, the power dissipation of the current memory circuit with sub-threshold MOSFET showed 18.98uW, which means the consumption reduction effect of 98%, compared with 800uW in that with strong inversion. It is confirmed that the proposed circuit design technique will be available in DVFS using a current-mode circuit design.

RF에서 동작하는 초미세 공정 MOS 트랜지스터의 기판 효과에 따른 기판회로망과 물리적 의미를 가지는 파라미터 추출법이 고려되었다. 제안된 기판 회로망에는 단일의 저항과 링 -형태의 기판 콘택에 의해 생성된 인덕터가 포함되었다 모델 파라미터는 최적화 과정없이 단절된 게이트와 공통-벌크 구성 을 갖는 MOS 트랜지스터에서 측정 된 S-파라미터로부터 추출된다. 제안된 기술은 다양한 크기 의 MOS 트랜지스터에 적용되어 졌다. 추출된 기 판 회 로망을 이 용한 가상실험 결과와 측정치는 약 30GHz까지 일치함을 검증하였다.

A substrate network model characterizing substrate effect of submicron MOS transistors for RF operation and its parameter extraction with physically meaningful values are presented. The proposed substrate network model includes a single resistance and inductance originated from ring-type substrate contacts around active devices. Model parameters are extracted from S-parameter data measured from common-bulk configured MOS transistors with floating gate and use where needed with out any optimization. The proposed modeling technique has been applied to various-sized MOS transistors. Excellent agreement the measurement data and the simulation results using extracted substrate network model up to 30GHz.

본 삼차원 선택적 산화를 이용하여 20 nm 수준의 핀 폭과 점진적으로 증가된 소스/드레인 확장 영역을 갖는 핀 채널을 벌크 실리콘 기판에 제작하였다. 제안된 기법을 이용하여 삼차원 소자를 제작하기 위한 공정기법 및 단계를 상세히 설명하였다. 삼차원 소자 시뮬레이션을 통해, 제안된 소자의 주요 특징과 특성을 기존 FinFET 및 벌크 FinFET 소자와 비교하였다. 제안된 삼차원 선택적 산화 방식의 핀 채널 MOSFET는 기존의 소자들과 비교하여 더 큰 구동 전류, 더 높은 선형 트랜스컨덕턴스, 더 낮은 직렬 저항을 가지며, 거의 유사한 수준의 소형화 특성을 보이는 것을 확인하였다.

A fin channel with a fin width of 20 nm and a gradually increased source/drain extension regions are fabricated on a bulk silicon wafer by using a three-dimensional selective oxidation. The detailed process steps to fabricate the proposed fin channel are explained. We are demonstrating their preliminary characteristics and properties compared with those of the conventional fin field effect transistor device (FinFET) and the bulk FinFET device via three-dimensional device simulation. Compared to control devices, the three-dimensional selective oxidation fin channel MOSFET shows a higher linear transconductance, larger drive current, and lower series resistance with nearly the same scaling-down characteristics.

본 핀 채널 전계 효과 트랜지스터에서 낮은 소스/드레인 직렬 저항을 위한 새로운 선택적 산화 방식을 제안하였 다. 이 방법을 이용하면, gate-all-around 구조와 점진적으로 증가되는 형태의 소스/드레인 확장영역을 갖는 핀 채널 MOSFET를 얻을 수 있다. 제안된 트랜지스터는 비교 소자에 비해 70% 이상의 소스/드레인 직렬 저항의 감소를 얻을 수 있다. 또한, 제안된 소자는 단채널 효과를 억제하면서도 높은 구동 전류와 전달컨덕턴스 특징을 보인다. 제작된 소자의 포화전류, 최대 선형 전달컨덕턴스, 최대 포화 전달컨덕턴스, subthreshold swing, 및 DIBL은 각각 305 μA/μm, 0.33 V, 13.5 μS, 76.4 μS, 78 mV/dec, 62 mV/V의 값을 갖는다.

A novel selective oxidation process has been developed for low source/drain (S/D) series resistance of the fin channel metal oxide semiconductor field effect transistor (MOSFET). Using this technique, the selective oxidation fin-channel MOSFET (SoxFET) has the gate-all-around structure and gradually enhanced S/D extension regions. The SoxFET demonstrated over 70% reduction in S/D series resistance compared to the control device. Moreover, it was found that the SoxFET behaved better in performance, not only a higher drive current but also higher transconductances with suppressing subthreshold swing and drain induced barrier lowering (DIBL) characteristics, than the control device. The saturation current, threshold voltage, peak linear transconductance, peak saturation transconductance, subthreshold swing, and DIBL for the fabricated SoxFET are 305 μA/μm, 0.33 V, 13.5 μS, 76.4 μS, 78 mV/dec, and 62 mV/V, respectively.

The article presents a concept of designing a Multiplexer circuit which acts as a “Selector” and that becomes capable to select different speed created at different TTL Gate configurations; Standard TTL(Normal Speed), High Speed TTL(High Speed), Schottky TTL(Super High Speed) and further connect the selected Gate speed to the CAR shape created using C-Programming at Computer Graphics and finally CAR shape display at different speed to the color TV. The Multiplexer supporting efficient and more reliable selection criteria using “Logical based selection criteria” and further the output from multiplexer is provided to CAR shape created using c-programming and finally CAR shape is display to color TV system. Basic purposes and assumptions regarding the design and development of this system as well as a description of its operation have been presented.

본 논문에서는 대칭형 이중 게이트 MOSFET의 회로해석에 대한 등가모델을 제시하고자 해석적 모델을 연구하였다. 본 연구의 해석적 모델에 사용된 방법은 2차원 포아송 방정식의 해를 가정하여 표면 전위 관계식을 유도하여 실리콘 몸체 내의 전위분포를 풀어 드레인 전압 변화에 대한 문턱전압 관계식을 도출하였다. 단채널 및 장채널 실리콘 채널에서 모두 해석이 가능한 해석적 모델을 적용 가능하도록 하기 위해 MOSFET의 채널 길이에 따른 제한된 지수함수를 적용함으로써 수백 나노미터까지 해석이 가능한 대칭형 이중 게이트 MOSFET 해석적 모델을 연구하였다.

In this thesis, in order to a equivalent circuit-analytical study for a symmetric double gate type MOSFET, we slove analytically the 2D Poisson's equation in a a silicon body. To solve the threshold voltage in a symmetric double gate type MOSFET from the derived expression for the surface potential which the two-dimensional potential distribution of a symmetric double gate type MOSFET is assumed approximately. This thesis can use short and long channel in a silicon body we introduce a new the threshold voltage model in a symmetric double gate type MOSFET and measure it the distance about the range of channel length up to 0.1 [㎛].

This paper provides a macromodel in Pspice (Personal Simulation Program with Integrated Circuit Emphasis) for a trench power MOSFET rated at 70V over a temperature range of -55°C to 175°C. The Pspice macromodel was built using device parameters extracted through experiment. The static behavior of the trench power MOSFET is simulated and compared to the measured data to show the accuracy of the Pspice model. The temperature dependent behavior was simulated and analyzed.

Influence of dielectric materials as gate oxide on various short channel device parameters using a 2-D device simulator has been studied in this paper. It is found that the use of high-k dielectrics directly on the silicon wafer would degrade the performance. This degradation is mainly due to the fringing field effect developed from gate to source/drain. This fringing field will further generate electric field into the channel region from source/drain region which weakens the gate control. Therefore, by taking the gate stack engineering into account it has been shown that the induced electric field along the channel can be minimized as well as the device performance can be enhanced. This paper examined various parameters of the device like potential distribution from source and drain, threshold voltage (Vth), drain induced barrier lowering (DIBL), subthreshold slope (SS), on-current (Ion), off-current (Ioff) and Transconductance (gm) by taking different dielectric materials [SiO2(ε=3.9), Si3N4 (ε=7.5), HfO2 (ε=24) and Ta2O5 (ε=50) ] as gate oxide (s).

A triple metal double gate (TM-DG) MOSFET with high-k dielectrics has been proposed to overcome the short channel effects. We are using top and bottom metal gates with different work functions to screen the effect of drain (DIBL effect). It has been found that this is effective in reducing the short channel effects. The metal gates have been used to remove the poly silicon depletion of conventional double gate (DG) MOSFET due to aggressive scaling to sub 100 nm regimes. It has been observed that use of metal gate with different workfunctions along with high-k dielectric improves the carrier transport in the channel.