Earticle

마이크로프로세서에 비해 상대적으로 느린 메모리의 속도를 극복하고, 시스템의 성능을 향상시키기 위하여 캐시가 도입되어 사용되고 있다. 이러한 캐시의 성능을 더욱 향상시키기 위하여 많은 노력들이 이루어지고 있으며 그러한 노력 중 하나로 최적화된 교체 알고리즘을 찾기 위한 연구들이 이루어지고 있다. 하지만 이러한 연구의 대부분은 상위 레벨 캐시에 집중되어 있다. 용량이 상대적으로 큰 최하위 레벨 캐시의 경우 상위 캐시에서와는 다른 특성들 을 가질 수 있다. 그렇기 때문에 상위 레벨 캐시와 똑같은 교체 알고리즘을 적용할 경우 최적의 성능을 보이지 못 하는 경우가 많다. 본 논문에서는 이러한 LLC (Last Level Cache)의 특성에 초점을 맞추어 그에 적합한 그룹 기 반 캐시 교체 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘에서는, 큰 배열에 속한 데이터가 다시 사용될 가능성이 높은 점을 감안하여, 데이터 그룹을 기반으로 교체될 캐시 라인을 선택한다. 본 논문에서는 제안하는 그 룹 기반 교체 알고리즘을 LLC에 적용하여 실험해보았으며, 이때의 캐시 실패율이 LRU 알고리즘과 비교하여 8.5% 낮게 나타났다. 이때, 그룹을 정의하는 방법에 따라 성능에 차이를 보일 수 있으며, 이에 대한 연구는 추후연구로 남겨둔다.

Caches were proposed to overcome the slow access speed of the memories compared to the microprocessors, and improve the performance of the system. In order to maximize the performance of the cache, many studies have been done. Among them, many of the researches focused on finding the optimal cache replacement algorithm. However, most of the studies were mainly focusing on the high level caches. The last level cache with relatively larger capacity, may have some unique properties different from the higher level caches. Therefore, using the same replacement algorithm that high level caches use, does not always result in best performance. In this paper, we propose a group based cache replacement algorithm that focuses on the properties of the LLC. In our proposed algorithm, the victim cache is selected based on data group, assuming that array data are more likely to be reused. We evaluated our proposed group based replacement algorithm on the LLC against the LRU algorithm. Cache miss rate of our proposed algorithm was 8.5% lower compared to the LRU algorithm. The result may vary depending on the methods for determining groups. We leave this as future work.

The performance overhead is a major threat to cloud computing services. Of the many ways to reduce overhead, refreshing the oldest data in a cache is decent. In this paper, we designed hardware that allows cache clean on Arm architecture. We demonstrate 32 times better performance by leveraging the hardware CIH.

캐시는 클라이언트의 응답 시간을 향상 시켜 대역폭을 줄여 효과적인 면을 보이는 기법이다. 하지만 캐시 기법이 어느 기법들과 같이 취약점이 존재한다. 웹 캐시는 편리성이 있지만 해킹에 악용되어 문제가 발생 할 가능성이 있다. 웹 캐시의 문제점은 주로 캐시 미스와 과도한 캐시 선인출로 인해 발생한다. 캐시 미스가 높 고 과도하게 선인출을 하게 되면 캐시는 오히려 취약점이 되어 안전한 데이터를 변형 시키는 등 오류를 발생 시키며 사용자의 클라이언트와 시스템 모두 문제가 생기게 된다. 사용자는 캐시 감염, 오류의 대응책을 미리 숙 지를 하게 된다면 더 이상 캐시에 관한 오류, 감염 발생에 문제점을 느끼지 못하게 될 것이다. 따라서 본 연구 서는 네 가지의 캐시 감염, 오류에 대한 대응책을 사용자에게 제안하여 웹캐시 감염에 대한 대응책을 제시하였 다.

Cache is a technique that improves the client's response time, thereby reducing the bandwidth and showing an effective side. However, there are vulnerabilities in the cache technique as well as in some techniques. Web caching is convenient, but it can be exploited by hacking and cause problems. Web cache problems are mainly caused by cache misses and excessive cache line fetch. If the cache miss is high and excessive, the cache will become a vulnerability, causing errors such as transforming the secure data and causing problems for both the client and the system of the user. If the user is aware of the cache infection and the countermeasure against the error, the user will no longer feel the cache error or the problem of the infection occurrence. Therefore, this study proposed countermeasures against four kinds of cache infections and errors, and suggested countermeasures against web cache infections.

최근의 그래픽처리장치는(GPU: Graphics Processing Unit) 병렬 처리 작업에 특화된 하드웨어 자원을 활용하 여 다수의 스레드를 병렬로 수행시킴으로써 처리량을 극대화시켜 그래픽 작업뿐만 아니라 범용 프로그램에서도 좋 은 성능을 제공한다. 그러나 병렬성의 증가는 단위시간 동안 캐쉬에 접근하는 메모리 요청을 증가시키는데, 많은 양 의 메모리 요청은 캐쉬 경합(Cache Contention)을 증가시키기도 한다. 과도한 캐쉬 경합은 캐쉬에 대한 효율성을 낮추기 때문에 이로 인해 그래픽처리장치의 성능이 크게 감소할 수 있다. 본 논문에서는 MHSR(Miss Status Handling Registers)을 활용하여 SM(Streaming Multiprocessor)에 할당되는 CTA(Cooperative Thread Arrays)를 제한하는 기법을 통해 높은 병렬성으로 인한 성능 저하를 완화하고자 한다. MSHR은 캐쉬에 미스가 발 생했을 때 해당 요청에 대한 정보를 저장하는 자원으로, 점유된 MSHR 엔트리의 수를 통해 캐쉬 효율을 간접적으 로 추정할 수 있다. 제안하는 기법은 MSHR의 사용량을 측정하고, 측정값을 임계값과 비교하여 캐쉬 효율이 높은 지, 낮은지를 판단한다. 비교 결과, 캐쉬 효율이 낮다고 추정되는 경우에는 SM에 새로운 CTA를 할당하지 않음으 로써 병렬성을 낮추고, 높다고 추정되는 경우에는 새로운 CTA를 할당함으로써 병렬성을 높인다. 실험결과에 따르 면 제안하는 CTA 할당 기법은 기존 GPU 구조와 비교했을 때 약 5%의 성능 향상을 보인다.

Recent Graphics Processing Units(GPU) with powerful hardware resources provide high throughput for graphics tasks and general-purpose tasks by executing multiple threads in parallel. However, increased parallelism in the GPU also causes cache contention problem because it increases the number of memory requests. Excessive cache contention decreases the cache efficiency, and this may cause performance degradation of GPUs. In this paper, we propose a technique of limiting the number of CTAs(Cooperative Thread Arrays) allocated to the SM(Streaming Multiprocessor) based on MSHR(Miss Status Handling Registers) utilization to mitigate the performance degradation due to massive memory requests. MSHR stores the information corresponding to the memory request when a miss occurs in the cache. Our proposed method measures the degree of utilization for MSHR dynamically, and compares the measured value with the predefined threshold value, and determines whether the cache efficiency is high or low. If the cache efficiency is predicted to be low, the parallelism is reduced by limiting the number of CTAs allocated to the SM. When the cache efficiency is predicted to be high, the parallelism is increased by allocating more new CTAs. According to our experimental results, the proposed technique can improve the performance of GPUs by 5% on average compared to the traditional GPU architecture.

플래시 기반 SSD는 램과 하드디스크 사이의 2차 캐시로서 적은 비용으로 스토리지 시스템의 성능을 크게 향상 시킬수 있다. 하지만 기존 기술들은 SSD의 비휘발성 특성을 활용하지 못하고 읽기 캐시만을 제공함으로써 쓰기에 대한성능을 향상시키지 못하였다. 기존의 캐시 정책들은 읽기 캐시만 지원하기 때문에 쓰기캐시를 위해서는 완전히 새로운 형태의 캐시 정책이 연구되어야 한다. 쓰기 캐시가 가능하려면 캐시의 메타데이터를 정전에도 일관성이 유지될 수있도록 설계되어야 한다. 본 논문은 일반 플래시 SSD를 이용한 일관성 있는 지속형 읽기/쓰기 캐시를 제시한다. 이방법은 읽기뿐만 아니라 쓰기 요청도 SSD에 캐싱될 수 있게 하고; 정전 및 시스템기능정지 대해서 데이터 일관성과무결성을 보장하고; 낮은 오버헤드를 가지며; 시장에서 구할 수 있는 일반 플래시 기반 SSD를 사용하고; 데이터의시근성(recency)과 사용빈도(frequency)를 고려하고; 정전 후에도 캐싱된 데이터가 지속 가능하게 한다. 우리는제안한 기술을 리눅스에서 구현하였으며 실제 여러 사용자로부터 장시간의 워크로드를 수집하여 성능을 측정하였다. 읽기 요청만 캐싱하는 기존 기술에 비하여 제안하는 지속형 읽기/쓰기 캐시는 약 두 배의 성능향상을 보인다.

The flash-based SSD can improve the performance of storage systems at a low cost as a secondcache between RAM and hard disk drives. However, traditional schemes do not utilize thenon-volatility of SSD thus support only read cache and cannot improve the write performance. Weneed to investigate new cache architecture for a write cache that is totally different from thetraditional read-only cache. To make the write cache possible, the cache must consistently manageits meta-data even in the event of crash or sudden power-off. This paper presents a consistent andpersistent read/write cache using a general flash-based SSD. The scheme allows write requests tobe cached in a SSD; ensures consistency and data integrity for crashes and power failures;considers both recency and frequency of data; and persistently retains cached data and meta dataeven after power failures. We implemented the proposed scheme in a Linux kernel. We aggregateda long-term workload from multiple users and evaluated the system using the real workloads. Our read/write cache shows two times better performance than a traditional cache scheme that cannotcache write requests.

Skip list는 확률적인 자료 구조로써 RocksDB와 같은 키-밸류 스토어에서 메모리상에 존재하는 키-밸류 쌍을 관 리하는 핵심 구성 요소로 사용된다. 이 논문에서는 skip list를 분석하기 위한 방법론과 이를 활용한 분석 결과를 제시한다. 제시한 방법론은 다양한 패턴의 워크로드(workload) 생성과 측정이라는 기본 기능뿐만 아니라 확률적 자료 구조에서 필요한 일관된 비교 방법, 시간 측정의 정밀도 향상, CPU 내부 마이크로아키텍처 고려 등과 같은 확장 기능으로 구성된다. 제안된 방법론을 이용한 실험 결과 skip list의 검색 부하는 키-밸류 쌍의 구조상에서 위 치와 워크로드 크기에 의존하는 것으로 분석되었다. 이뿐만 아니라 검색 부하는 참조 패턴에도 영향을 받았다. 구체 적으로 Zipfian 패턴과 같은 CPU 캐시(cache) 친화적인 패턴은 다른 패턴에 비해 더 좋은 성능을 보였으며, 이것 은 skip list의 검색 부하가 캐시나 TLB (Translation Lookaside Buffer) 같은 CPU 내부의 마이크로아키텍처 영향도 받는 것을 의미한다.

The Skip list is a probabilistic data structure, being an essential component that manages in-memory key-value pairs in a key-value store such as RocksDB. This paper presents a methodology for analyzing behaviors of the skip list structure and several analysis results. Our methodology consists of not only basic functionalities including workload generation with diverse patterns and measurement, but also extended ones including consistent comparisons required in a probabilistic structure, enhanced measurement precision, and CPU microarchitecture consideration. Analysis results using our methodology reveal that the search overhead of the skip list depends on both the location of a key-value pair in the structure and the total size of workload. In addition, the overhead is affected by reference patterns. Specifically a CPU cache friendly pattern, Zipfian pattern, shows better performance than others, which implies that CPU microarchitecture such as cache and TLB (Translation Lookaside Buffer) give a substantial impact on the performance of the skip list structure.

대규모 병렬 처리 구조인 그래픽 처리 장치는 스레드 수준의 병렬성을 활용할 수 있다. 최신 GPU는 CUDA, OpenCL 등을 활용하여 그래픽처리뿐만 아니라 범용 애플리케이션까지 처리가 가능하다. GPU에서 사용되는 캐쉬는 불규칙한 메모리 접근 패턴을 가진 응용프로그램을 처리하는데 있어서 효율성을 제공하지만, 다수의 스레드들을수행하는 경우에는 캐쉬 크기, 캐쉬 경합으로 인해 성능 문제가 발생할 가능성이 높다. 본 논문에서는 GPU에서 작은 크기의 큐를 사용하여 L1 데이터 캐쉬 메모리 요청을 재배치하는 기법을 제안한다. 제안된 기법은 기존의 GPU 에서 사용되는 캐쉬 관리 기법보다 훨씬 높은 효율성을 보여준다. 실험결과, 제안된 기법은 GPU 캐쉬 성능을 향상시켜 IPC를 평균 4.3% 향상시킴을 알 수 있다.

Graphics Processing Units (GPUs) with massive parallel processing architecture are able to leverage thread-level parallelism. Especially, with programming models like CUDA, OpenCL, such architectures become one of the most attractive platforms for handling not only graphics but also general-purpose applications (GPGPUs). In modern GPUs, caches have been introduced to deal with applications with irregular memory access patterns. However, GPU caches exhibit poor efficiency due to constraints in terms of size as well as many performance challenges such as cache contention, resulting from launching a large number of active threads in GPUs. In this paper, we propose a technique that can order memory requests to the L1 data cache in a friendly way than the baseline cache management by using a small number of simple queues. Experimental results show that our technique can improve GPU cache performance over the baseline architecture, thus improving IPC by 4.3% on average.

패턴매칭 연산은 네트워크 보안, 바이오 인포매틱스와 같은 분야에서 광범위하게 사용되는 중요한 연산이다. 많은 패턴 매칭 알고리즘 들 중에서 Aho-Corasick (AC) 알고리즘이 위와 같은 분야에서 집중적으로 활용되고 있어, AC 알고리즘의 실행을 가속화하고 실시간 실행을 위한 성능 상의 요구사항을 만족시키기 위하여 효율적인 병렬화 기법을 개발하는 것이 필수적이다. 본 논문에서는 AC 알고리즘의 실행에 활용되는 입력 텍스트 데이터와 비교의 대상이 되는 2-차원 배열로 구성된 레퍼런스 데이터를 모두 GPU 상의 on-chip 메모리 (또는 캐시)에 적재하여 병렬 패턴 매칭을 실행하는 기법을 개발한다. 이러한 새로운 접근법의 개발에 있어 데이터를 on-chip의 shared memory에 적재할 때 필요한 메모리 접근들을 효율적으로 스케쥴링 함으로써 데이터 적재에 드는 오버헤드를 크게 감소시킨다. 따라서 새 접근법은 데이터 적재에 드는 메모리 대기시간을 크게 줄이고, 이에 따라 큰 폭의 성능 향상을 얻게 된다. NVidia 9500 GT GPU를 활용한 실험결과, 본 논문의 접근법을 활용한 병렬실행 결과 순차실행 결과(Intel Core2Duo 범용 마이크로프로세서를 활용한)와 비교하여15배까지 성능을 향상시킬 수 있었다.

Pattern matching is a common and important operation in many applications including network security, bioinformatics, etc. Among many pattern matching algorithms, Aho-Corasick (AC) algorithm is intensively used in these applications. In order to speed up and meet the real-time performance requirement for AC algorithm, developing an efficient parallelization technique is essential. In this paper, we develop a new parallelization approach to cache both the input text data and the reference data organized as a 2-dimensional table in the on-chip memories (or caches) on the Graphic Processing Unit (GPU). The new approach also schedules memory accesses carefully to minimize the overhead in loading data to the on-chip shared memory. The approach significantly cuts down the memory latency to load the data and leads to impressive performance improvement. Experimental results on NVidia GT9500 GPU shows up to 15x speedup compared with a serial version on 2.2Ghz Core2Duo Intel processor.

산업용 IoT는 비용 효율적이고 넓은 커버리지를 제공하는 무선 메쉬 네트워크에 관심이 많았다. 하지만, 무 선 메쉬 네트워크는 멀티홉 환경의 심각한 성능 절하를 겪는다. 이를 극복하기 위해 메쉬 라우터에 캐시를 장착하는 연구가 많았으나 캐시 파워 소모 모델 연구는 적었다. 최근 캐시 파워 효율 기반 모델은 캐시까지 콘텐츠 전달 파워 를 모두 측정했기 때문에 무선 메쉬 네트워크에서 쓰기에 부적절합니다. 본 논문은 CPU의 동작속도가 캐시 크기에 비례한다는 사실을 이용하여 캐시 적중률 기반 파워 소모 모델을 제안하고, 기존 캐시 파워 효율 기반 소모 모델과 비교하여 정확하게 측정되었다. 제안된 캐시 적중률 기반 파워 소모 모델은 산업용 IoT에서 무선 메쉬 네트워크를 구성할 시 에너지 효율적인 캐시 운용을 위한 참조 모델로 활용되길 기대합니다.

Industrial IoT has much interested in wireless mesh networks (WMNs) due to cost effectiveness and coverage. According to the advance in caching technology, WMNs have been researched to overcome the throughput degradation of multihop environment. However, there is few researches of cache power consumption models for WMNs. In particular, a wired line based cache power consumption model in content-centric networks is not still proper to WMNs. In this paper, we split the amount of cache power from the idle power consumption of CPU, and then the cache hit ratio proportional power consumption model (CHR-model) is proposed. The proposed CHR-model provides more accurate power consumption in WMNs, compared with the conventional cache power efficiency based consumption model (CPE-model). The proposed CHR-model can provide a reference model to improve energy-efficient cache operation for Industrial IoT.

전통적으로 예상 전송 시간 메트릭을 라우팅으로 사용하는 인프라스트럭처 무선 메쉬 네트워크는 모 바일 유저에게 심각한 지연을 발생한다. 캐시를 갖는 메쉬 라우터를 통해 성능 향상을 기대할 수 있지만, 콘 텐츠 인기도, 캐시 비용 및 다운로드 지연을 고려한 캐싱 할당 기법에 대한 연구는 부족하다. 이러한 문제점 을 해결하고자 모바일 유저 수의 증가에 따라 성능을 극대화할 수 있는 최적화 기반 사용자 중심의 캐싱 기 법을 제안한다. 또한 메타 휴리스틱 기법인 유전 알고리즘 (일정 교차/변이)을 적용하여 예상 지연 시간을 줄 이며 캐시 적중률에 만족하는 최적의 모바일 유저 수를 찾는다. 이는 인프라스트럭처 무선 메쉬 네트워크를 운영하는 통신 사업자가 다양한 캐싱 비용, 라우터 속도, 콘텐츠 인기도를 고려한 목표 캐시 적중률을 만족할 뿐만 아니라 성능 향상을 기대할 수 있다.

In infrastructure wireless mesh networks (WMNs), in order to improve mobile users􍾨 satisfaction for the given cache hit ratio, we investigate an User centric Cache Allocation (UCA) scheme while reducing cache cost in a mesh router (MR) and expected transmission time (ETT) for content search in cache. To minimize ETT values of mobile users, a genetic algorithm based UCA (GA-UCA) scheme is provided. The goal is to maximize mobile users􍾨 satisfaction via our well defined utility, which considers content popularity and the number of mobile users. Finally, through solving optimization problem we show the optimal cache can be allocated for UCA and GA-UCA. Besides, a WMN provider can find the optimal number of mobile users for user centric cache allocation in infrastructure WMNs.

마이크로커널 기반의 기능성 서버인 디스크 캐쉬 관리자(DCM)은 공유 디스크의 입출력 성능을 향상하는 목적으로 설계 및 구현되었다. DCM은 Misix3 마이크로커널의 멀티 쓰레드 모드로 동작하는 시스템 엑터간의 포트 를 통하여 다른 서버들과 메시지 교환으로 정합한다. 본 논문에서 제안된 DCM은 병렬 입출력이 가능하도록 공유 디스크를 논리적으로 Seven 디스크와 Sodd 디스크로 나누어 사용한다. 본 논문에서 제안하는 DCM은 특정 디스크의 사용 빈도에 따라 캐쉬 사이즈를 증감함으로써 이용율이 높은 디스크의 캐시 사이즈 확대하여 캐시 적중률을 높여주 므로서 효과적인 성능을 향상할 수 있게 한다. 경험적 결과를 통해서, 본 논문에서 제안한 DCM은 높은 이용율을 갖 는 공유 디스크에서 아주 효과적임을 보였다.

Disk Cache Manager(DCM), a functional server of microkernel based, to improve the I/O power of shared disks is designed and implemented in this work. DCM interfaces other different servers with message passing through ports by serving as a system actor the multi-thread mode on the Minix3 micro-kernel. DCM proposed in this paper uses the shared disk logically as a Seven Disk and Sodd Disk to enable parallel I/O. DCM enables the efficient placement of disk data because it raises disk cache hit-ratio by increasing the cache size when the utilization of the particular disk is high. Through experimental results, we show that DCM is quite efficient for a shared disk with higher utilization.

공정기술의 발달로 인해 칩의 집적도가 크게 향상되어 마이크로프로세서는 하나의 칩에 두 개 이상의 코어를 집적하는 멀티코어 프로세서로 패러다임이 바뀌고 있지만, 2차원으로 설계된 멀티코어 프로세서는 내부 연결망의 지연시간 문제로 인해 성능 향상에 제약을 받고 있다. 내부 연결망 지연시간으로 인해 성능 향상의 제약을 받는 2차원 평면구조 멀티코어 프로세서의 문제점을 해결하기 위해 TSV를 이용한 3차원 적층구조가 주목받고 있다. 본 논문에서는 2차원 평면구조 마이크로프로세서에서 접근 시간이 가장 큰 내부요소 중 하나인 L2 캐쉬 메모리를 프로세서 코어 위에 수직으로 적층하고 TSV를 통해서 연결한 3차원 적층구조 설계를 이용하여 기존의 2차원 평면구조와의 L2 캐쉬 접근 시간 측면에서의 성능을 비교 및 분석하고자 한다. 실험결과, 3차원 적층구조는 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 16%의 빠른 L2 캐쉬 접근시간을 보이고, IPC 또한 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 1.6% 높음을 확인 할 수 있다.

As the process technology improves, the number of transistors in a chip increases dramatically, leading to the microprocessor paradigm shift from single-core architecture to multi-core architecture. Unfortunately, the performance of the 2D multi-core processor is restricted by the increased interconnection delay in the chip. To reduce the interconnection delay in the 2D multi-core processor, 3D stacked architecture using TSV has been researched intensively. The 3D stacked architecture improves the performance of the microprocessor by stacking cores vertically and connecting cores and memories through TSV, resulting in the reduced interconnection delay. In addition, the 3D stacked architecture can reduce the chip size, resulting in the reduced chip cost. In this work, we analyze the access delay to the L2 cache for 2D planar and 3D stacked multi-core processors, because the L2 cache is one of the most important factors in determining the processor performance. According to our simulation results, the 3D stacked architecture improves the access delay to the L2 cache by up to 16% compared to the 2D planar architecture. Moreover, the 3D architecture improves the IPC up to 1.6% than the 2D architecture.

Virtual Desktop Infrastructure(VDI) is rising with cloud service as critical IT technology. In order to minimize cost and improve efficiency, many company is adopting VDI. The problem with VDI is the cost of implementation that requires high cost because ensuring of Quality of Experience(QoE) is necessary. Therefore, VDI server should have the ability that can effectively process a voluminous data. In this paper, We suggest an adaptive block level virtual cache device that will improve a processing of voluminous data in VDI server.

최신 컴퓨팅 환경에서는 메모리와 프로세서 사이의 처리속도 차이로 인한 성능 감소를 줄이기 위하여 계층적 메모리를 사용하고 있다. 계층적 메모리 구조에서는 상위 레벨에서 적중률이 커야 전체 평균 메모리 접근 시간이 감소하기 때문에 이를 증가시키기 위한 많은 연구들이 진행되어 왔다. 희생 캐쉬는 직접 사상 1차 캐쉬의 적중률을 향상시키기 위해 제안된 대표적인 상위 레벨 의 적중률 향상 연구 중 하나이다. 작은 크기의 완전 연관 구조를 가지는 희생 캐쉬를 1차 캐쉬 와 같은 계층에 추가하여 충돌 미스로 인해 저하되는 직접 사상 1차 캐쉬에서의 적중률을 증가 시킬 수 있다. 이러한 희생 캐쉬는 1차 캐쉬에서 충돌 미스로 인해 교체되는 블록들을 적재시키 는 방식으로 동작하면서 프로세서가 1차 캐쉬와 동시에 접근하게 함으로써 성능 감소 없이 1차 레벨 캐쉬의 적중률을 향상시키는 것이다. 하지만, 작은 크기의 희생 캐쉬에 더티 블록과 클린 블록이 번갈아 들어오게 되는 경우에는 더티 블록이나 클린 블록들이 새롭게 적재되는 블록들로 인해 재사용의 기회가 있었더라도 교체되면서 희생 캐쉬의 성능을 감소시킬 수 있다. 본 논문에 서는 이와 같은 기존 희생 캐쉬에서의 문제점을 해결하기 위해 블록의 특성에 따라 희생 캐쉬를 분리시켜 관리하는 구조를 제안하고자 한다. 실험 결과에 따르면, 동일한 크기의 1차 캐쉬의 사 상 방식을 2-way, 4-way, 8-way, 16-way로 하였을 때 제안 기법이 기존 희생 캐쉬와 비교하여 성능을 정수형 프로그램에서는 평균 약 1.54%, 부동소수점형 프로그램에서는 평균 약 0.43% 향상시킴을 확인할 수 있다.

Latest computing environment use hierarchical memory to reducing performance decrease because of speed gap between processor and memory. In Hierarchical memory architecture, if higher level’s hit rate is high, average memory access time is reduce. So many studies for increasing higher level’s hit rate have been conducted. Victim cache is representative research for increasing direct mapped first level cache’s hit rate. Small size fully associative victim cache is added to same level of first level cache, then can increase direct mapped first level cache’s hit rate. Victim cache loads evicted blocks due to first level cache’s conflict misses and accessed simultaneously with first level cache by processor so can increase first level cache’s hit rate without decrease performance. But, when dirty block and clean block is loaded alternately in small size victim cache, these blocks can evicted because of newly loaded block whether the block have a chance for hit or not. This can make victim cache’s performance decrease. In this paper, we propose a victim cache partitioning architecture to solve the conventional victim cache’s problem. As a result of experiment, when first level cache associativity change 2-way to 16-way, proposed technique increase performance average 1.54% in integer program, and 0.43% in floating point program compared with conventional victim cache.

공정 기술이 발전하면서 프로세서의 전력 밀도가 높아지면서 프로세서의 많은 부분이 가동되지 않는 상태에 놓이는 검은 실리콘 문제가 대두되었다. STTRAM (Spin Torque Transfer Random Access Memory)은 기존 SRAM에 비해 우수한 누수 전력 효율성 및 읽기 에너지 소모량으로 인해 이러한 문제를 해결할 새로운 온칩 메모리 소자로 주목받고 있다. 본 논문에서는 STTRAM만을 데이터 저장 공간으로 사용한 (SRAM-STTRAM 혼용이 아닌) L1 데이터 캐쉬와 명령어 캐쉬 메모리를 제안하고 이를 에너지, 성능, 면적 측면에서 평가한다. STTRAM을 L1 데이터 캐쉬 및 명령어 캐쉬에 모두 사용한 경우, 기존 SRAM으로 구성된 캐쉬 메모리 대비 최대 58% 정도의 에너지 소모를 절감할 수 있다. 또한, 빠른 읽기 성능 덕분에 STTRAM을 L1 명령어 캐쉬 메모리에 적용할 경우 약 3%의 성능 증가 효과도 가져온다. 면적 측면에서는 약 80% 정도의 면적을 SRAM 기반 캐쉬 메모리 대비 절감 가능하다.

As process technology advances, the dark silicon problem, which means a large portion of the processor components remains in the idle or inactive state, has emerged due to increased power density in processors. STTRAM (Spin Torque Transfer Random Access Memory) is one of the promising memory device technologies in the dark silicon era, which enables much lower leakage power consumption and higher read energy efficiency compared to SRAM cells. In this paper, we propose STTRAM-only (i.e., not SRAM-STTRAM hybrid) L1 data and instruction cache architecture and evaluate them in terms of energy, performance and area. In the case where STTRAM cells are used for both L1 data and instruction cache, energy consumption in the L1 caches is reduced by up to 58%. In addition, thanks to faster read access latency, we can improve performance by 3% when STTRAM cells are used for constructing the L1 instruction cache. In terms of area, using STTRAM cells reduces L1 cache area by up to 80% compared to using the conventional SRAM cells in the L1 caches.

In cloud and game servers, SSDs are used as cache on large capacity disk-based storage. In that configuration, the SSD can be exploited as write-back or write-through cache. Though the write-back cache can improve write performance significantly, data can be lost when the SSD fails. On the contrary, performance improvement is limited in the write-through cache though it has high reliability. By the way, reliability can be improved by applying RAID technique to SSD cache while exploiting write-back for better performance. In this paper, we analyse the reliability and the performance of hybrid storage using SSD cache over disk-based primary storage. In particular, we mathematically analyse reliability and also measure performance of real storage systems with various SSD cache configurations.