Earticle

딥러닝 가속기는 저전력 고효율의 특징을 가지며, 임베디드 시스템에서 직접 DNN 작업을 수행할 수 있어 높은 반응성을 얻을 수 있다. 본 논문에서는 실시간성을 보장하기 위한 Edge TPU에서의 우리의 프레임워크를 제안한다. 이를 위해 Edge TPU 내부적으로 실시간성을 방해하는 문제를 발견하였으며, SRAM 할당 및 모델 분할을 지원하는 프레임워크를 소개한다. 최적의 SRAM 할당 및 모델 분할 개수를 찾기 위해 혼합 정수 계획법 기반의 알고리즘을 고안하였고, 이를 우리의 프레임워크에 적용하여 Edge TPU에서의 실시간성을 극대화할 수 있었다.

본 논문에서는 인공지능 프로세서 중 하나인 Edge TPU에서 DNN에 할당되는 Edge TPU의 SRAM의 양을 조절하는 시스템을 제안한다. 기존 Edge TPU 컴파일러를 통해서는 DNN 태스크들의 데드라인을 고려하여 SRAM을 할당하는 것이 불가능하다. 이를 가능하게 하기 위해 우리는 각 DNN 태스크의 데드라인에 따라 SRAM을 할당하는 시스템을 개발하였다. 그리고 실험을 통해 우리의 시스템을 활용하여 기존에 실시간성이 보장되지 않는 태스크들을 실시간성이 보장되도록 만들 수 있음을 확인하였다.

Studies of attention and working memory address that working memory contents guide attention to the memory-matching object in the scene. The present study investigated whether familiarity of working memory contents modulates the memory-based attention allocation. We measured the attention allocation by comparing response times (RT) for memory-matching or non-matching probes while maintaining either novel or familiar object in working memory. When a novel object was maintained in working memory, probe RTs at the memory-match object were significantly faster than those on non-match object (Experiment 1). However, when participants maintained a familiar or highly learned object in working memory, there was no probe RT advantage for the memory-match object (Experiments 2, 3, and 4). These results demonstrate that working memory does not automatically bias attention towards the memory-matching item; instead, the bias was present only for novel working memory contents. Thus, the guidance of attention by working memory contents could be due to a top-down strategy where participants re-sample the memory item in the visual array in order to reduce the cognitive complexity of working memory maintenance.

로봇 운영체제(ROS, Robot Operating System)는 스마트 홈, 자율 주행, 산업 자동화 등 다양한 분야에서 첨단 로봇 시스템 개발의 핵심 플랫폼으로 활용되고 있다. ROS는 각 노드를 독립적인 프로세스로 실행하는 구조를 채택해 결함 격리(fault isolation)를 제공한다. 그러나 프로세스 간 통신(IPC)을 사용하는 방식은 빈번한 메시지 교환이나 대규모 데이터 처리 시 성능 저하와 리소스 비효율을 초래할 수 있다. 이 문제를 개선하기 위해 ROS2에서는 여러 노드를 하나의 프로세스에서 실행하는 Composition 기능을 도입하였다. Composition은 노드 간 공유 메모리를 활용해 통신 효율을 높이는 반면, 동일한 주소 공간을 공유함으로써 보안 취약점이 발생할 가능성이 있다. 특히, 노드 간 메모리 접근 규제가 느슨해져 보안 위협이 증가할 수 있으며, 기존 SROS(Secure ROS)와 같은 보안 메커니즘은 이를 효과적으로 해결하기 어렵다. 본 논문에서는 ROS Composition 환경에서의 보안을 강화하고 효율적인 메모리 관리 방안을 제안한다. 각 노드의 메모리 세그먼트를 독립적으로 관리하여 데이터 간섭을 방지하고, 안전한 메모리 접근을 보장하는 메커니즘을 설계하였다. 실험 결과, 제안된 방법은 3%에서 최대 10%의 낮은 오버헤드로 안정적인 성능을 유지하며, Composition 환경의 보안성을 효과적으로 향상시킴을 확인하였다.

The Robot Operating System (ROS) has become a critical platform for developing advanced robotic systems across various fields, including smart homes, autonomous driving, and industrial automation. By modularizing complex robotic systems, ROS enables nodes to cooperate effectively while adopting a structure where each node operates as an independent process, ensuring fault isolation. However, the use of inter-process communication (IPC) introduces performance degradation and resource inefficiencies, particularly in scenarios involving frequent message exchanges or large-scale data processing. To address these challenges, ROS2 introduced the Composition feature, allowing multiple nodes to execute within a single process. While this approach improves communication efficiency by leveraging shared memory, it also raises potential security risks due to the shared address space. Specifically, loose memory access controls between nodes increase the likelihood of security vulnerabilities, which existing mechanisms such as Secure ROS (SROS) struggle to mitigate effectively. This paper proposes a novel method to enhance security and improve memory management in ROS Composition environments. By independently managing the memory segments of each node, the proposed mechanism prevents data interference and ensures secure memory access. Experimental results demonstrate that the method maintains stable performance with a low overhead of 3% to 10%, effectively enhancing the security of ROS Composition environments.

본 논문에서는 안드로이드 2.3에서 어플리케이션 실행 시 가비지 컬렉션(garbage collection)으로 인하여 발생하는 성능 저하를 감소시키기 위한 자바(Java) 객체들의 스택 할당(stack allocation) 기법을 제안하였다. 제안한 스택 할당 기법에서는 자바 객체들을 가비지 컬렉션이 되는 힙(Heap) 영역 대신에 스택에 할당함으로써 실행 시 가비지 컬렉션 대상이 되지 않게 한다. 제안한 기법의 성능 검증을 위하여 실제 자바 벤치마크에서 널리 사용되고 있는 Caffeinemark 및 자체 벤치마크 어플리케이션을 통해 안드로이드 스마트 폰에서 비교 실험을 하였다. 그 결과 자바 객체들의 스택 할당에 따르는 동작상의 오버헤드로 인한 수행 속도의 저하는 미미함을 보이면서도 가비지 컬렉션 수행 빈도는 상당히 감소시켜 어플리케이션 동작 및 사용자 인터페이스 성능 향상을 가져왔다.

In this paper, we propose a stack allocation technique of Android Java objects in order to reduce the number of garbage collection which is one of major reason on Android performance degradation when running applications. The proposed technique is to allocate Java objects into stack rather than heap memory. To do so, stacked objects could escape the garbage collection process. We experiment the proposed technique in the latest Android 2.3 version. For the simulation, we take advantage of the well known Java benchmark, Caffeinemark, and our own. The result shows the performance degradation of Dalvik Virtual Machine execution time caused by the stack allocation of Java objects is very slight and the proposed method considerably reduces the frequency of garbage collection. This will increase application performance and give better user interfaces to Android phone users.

오늘날의 스마트폰, PMP, 지능형 가정기기, 자동차 엔진 컨트롤 시스템과 같은 내장형 시스템은 인간의 삶과 일, 놀이 등 살아가는 환경에 대한 전환을 가져오고 있다. 사용자가 요구하는 다양한 서비스들을 지원하기 위해 내장형 시스템 응용들의 복잡성이 증가하고 있으며, 그런 내장형 컴퓨팅 플랫폼에는 시간결정성을 갖는 실시간 운영체제를 사용해야 한다. 실시간 운영체제는 예측가능한 태스크 스케줄링과 메모리 할당 서비스를 제공해야 하지만, 실시간 시스템의 개발자는 메모리 할당 시간의 최악수행시간을 예측하기 어렵기 때문에 동적 메모리 할당 알고리즘 사용을 피한다. 결국 실시간 시스템에서는 예측가능한 최악수행시간을 갖는 시간 결정적인 메모리 할당 알고리즘이 필요하다. 본 논문에서는 다차원 비트맵을 사용한 시간 결정적 메모리 할당 기법을 소개하고, 실험결과를 통해 기존 상용 실시간 운영체제에서 사용되고 있는 메모리 할당 알고리즘과 비교분석하여 본 논문에서 제시하는 메모리 할당 기법이 우수함을 보인다.

In recent years, embedded systems such as Smart phones, Portable Multimedia Player, intelligent appliance, automobile engine control are reshaping the way people live, work, and play. Thereby, services application to guarantee various requirements of users become increasingly sophisticated and complicated, such embedded computing platforms use real-time operating systems(RTOSs) with time determinism. These RTOSs must provide predictable task scheduling and memory allocation services. However, developers of real-time systems avoid using dynamic memory allocation(DMA) algorithms because their worst-case execution time is hard to be bounded. Consequently, it is quite necessary to devise a deterministic DMA algorithm with a bounded worst-case performance. In this paper, we introduce a novel deterministic DMA algorithm for real-time systems using a multi-dimensional bit map method, and give some experimental results to show that it outperforms DMA algorithms of Commercial RTOSs.

오늘날의 내장형 시스템은 군사 무기체계, 로봇, 인공위성 등과 같이 전통적인 내장형 시스템에서 휴대폰, PMP(Portable Multimedia Player), PDAs(Personal Digital Assistants)와 같이 통신과 멀티미디어 기기가 결합된 디지털 컨버전스 시스템과 유비쿼터스 센서 네트워크 분야로 그 영역을 넓혀가고 있다. 이런 내장형 이동 시스템은 CPU와 메모리 같은 한정된 자원을 효율적으로 관리하고 시간적 논리적 정확성을 보장하기 위해 실시간 운영체제를 많이 사용한다. 특히, 디지털 컨버전스 기기처럼 복잡한 응용프로그램 구동을 요하는 내장형 이동 시스템에서는 한 정된 메모리 자원의 공간 효율성을 극대화하고 할당 시간 지연을 최소화할 수 있는 메모리 할당 기법이 탑재되어야 한다. 본 논문에서는 실시간 운영체제 하에서 보다 나은 시간 결정성을 보장하면서도 메모리 공간 효율성을 향상시 킬 수 있는 룩업 테이블을 이용한 동적 메모리 할당 기법을 설계 및 구현하였다.

In recent years, embedded systems have been expanding their application domains from traditional embedded systems such as military weapons, robots, satellites to digital convergence systems with communication and multi-media functionality such as cellular phones, PMP(Potable Multimedia Player), PDAs(Personal Digital Assistants). So as to manage restricted hardware resources efficiently and to guarantee both temporal and logical correctness, every embedded mobile systems use a real-time operating system(RTOS). Digital convergence systems with complicated applications have to use dynamic memory allocation technique to manage restricted memory resource efficiently and minimize memory allocation time. In this paper, we have designed and implemented dynamic memory allocation technique using lookup table, it has better determinism and manage space efficiently.

시각작업기억의 처리 과정에는 기억 표상이 형성되고 유지되는 과정 뿐 아니라 기억된 항목에 대한 재인과 관련된 비교 과정이 포함된다(Hyun, Woodman, Vogel et al., 2006). 본 연구에서는 시각작업기억 처리 단계에 따른 주의 자원의 활용 특성을 알아보기 위해 중심시야에 제시된 자극에 대한 작업기억 처리가 진행되는 가운데 주변시야에 시점을 달리하여 촉발된 감각적 변화에 대한 변화맹 현상 발생 여부를 조사하였다. 실험 1에서 피험자들은 시야의 중심에 제시된 네 개 항목들의 색상을 기억할 것을 요구받았다(중심과제). 기억항목들이 사라지고 약 1초 경과 후 사라진 기억항목들의 색상에 대한 재인을 요구하는 검사항목이 출현하였다. 피험자는 기억항목과 검사항목 간 색상 변화 유무를 보고하는 변화탐지과제를 수행하였다. 또한 개별 시행 내에서 피험자들은 중심과제를 수행하는 동시에, 시점을 달리하여 주변시야의 자극에 발생하는 색상 변화를 탐지하도록 요구 받았다(주변과제). 중심과제의 검사자극이 제시되면 피험자들은 중심과제와 주변과제에 대한 반응을 순차적으로 보고하였다. 실험 2는 4개의 숫자가 기억항목으로, 1개의 숫자가 검사항목으로 제시되는 변형된 Sternberg의 과제(1966)가 중심과제로 제시된 점을 제외하고는 실험 1과 동일하게 진행되었다. 실험 1과 2의 결과, 중심과제의 기억항목이 사라진 직후 또는 파지되고 있을 때에 비해 검사항목이 출현한 시점과 동시에 발생한 주변자극의 색상 변화에 대한 탐지 정확도가 상대적으로 높았다. 이러한 결과는 기억항목에 대한 표상을 형성하거나 유지하는 과정에 비해 기억항목을 검사항목과 비교하는 과정은, 주의 자원의 배분에 의한 선별적 처리에 의해 크게 영향을 받지 않으며 신속하고 효율적으로 처리될 가능성을 시사한다.

The comparison between supra-threshold visual working memory (VWM) representations and sensory inputs was reported to be rapid and automatic (Hyun et al., 2009). In the present study, we examined if engaging attention to a central memory task can impair detection of a peripheral pop-out change during VWM consolidation, maintenance, and recognition. In Experiment 1, the central memory task was a change detection task where subjects remembered colors of four boxes (sample array) and were asked to report presence or absence of a color change when another set of boxes (test array) showed up. They were also asked to detect a pop-out color change among a set of colored boxes displayed at periphery while the central task was being performed. The pop-out change among the peripheral boxes was manipulated to occur immediately after the sample array of the central task disappeared or during the middle of blank duration, or at the same time as when the test array appeared. In Experiment 2, we replaced the central memory task with a short-term recognition task in which a set of four numbers was presented simultaneously as a sample, and subjects were asked to determine whether the test number was in the sample array or not. The peripheral task was the same as in Experiment 1. Results of these experiments showed that detection of a peripheral change was impaired both when the change occurred immediately after the sample array offset, and when it occurred during the middle of the blank interval. However, this impairment was not observed when the change in the peripheral task occurred simultaneously as the test array appeared. The results indicate that consolidating and maintaining memory items in VWM are resource-demanding process and thus lacking extra capacity for automatic detection of a peripheral pop-out whereas the recognition of memory items is relatively free of such capacity-limitation

본 연구는 콘텐츠 인기도 기반의 동적 메모리 할당 구조 (Dynamic Memory Allocation, DMA)의 외부 입력 트래픽에 전적으로 의존하여 발생하는 보안 취약성을 분석하고, 이를 완화하기 위한 이상 트래픽 입력 정제 기법인 DMA-Shield를 제안한다. 실험 결과, 제안 기법은 정상 트래픽을 Uniform 분포에서 97%, Dynamic 분포에서 93%, Zipf 분포에서 78% 보존했다. 또한, 기존 기법 대비 응답 시간이 11.1% 증가했지만, 공격 탐지율을 92% 향상시켜 제안 모델의 성능을 입증했다.

This study analyzes the security vulnerability of dynamic memory allocation (DMA) architecture, a popularity-driven memory allocation mechanism that fully relies on external traffic input, and proposes DMA-Shield, an anomalous traffic input sanitization method to mitigate this issue. Experimental results show that the proposed method preserved legitimate traffic at 97% under the Uniform distribution, 93% under the Dynamic distribution, and 78% under the Zipf distribution. In addition, although the response time increased by 11.1% compared to the original model, the attack detection rate improved by 92%, demonstrating the effectiveness of the proposed approach.

최근 인공지능, 빅데이터 등 분산 컴퓨팅과 관련된 수요가 증가하면서 분산 컴퓨팅 성능을 개선하려는 연구가 활발 히 진행되고 있다. 분산 컴퓨팅 환경에서는 다수의 프로세스가 공유 메모리에 접근하기 때문에 이를 공유하는 메모 리 공간을 분할해야할 필요가 있다. 따라서 본 논문에서는 동일한 연산을 수행하는 프로세스들에 키로 구분되는 공 통의 메모리 영역을 할당 및 공유할 수 있는 S/W를 설계 및 구현하였으며, PCIe로 연결된 FPGA 메모리의 특성상 로컬 메모리에 비해 느린 접근 속도를 보완하기 위해 ‘비트맵 기반 페이지 할당 알고리즘’을 적용하여 메모리 할당, 공유, 반납의 기능을 구현하였다. 그 결과 다중 프로세스가 메모리 간섭을 일으키지 않으며 메모리 할당, 공유, 반납 을 안정적으로 수행함을 확인하였고, 링크 기반 버디 시스템 알고리즘의 성능보다 비트맵 기반 페이지 할당 알고리 즘의 성능이 더 우수함을 확인하였다.

As demands for distributed computing such as artificial intelligence and big data have increased recently, there has been an active study to improve distributed computing performance. In a distributed computing environment, since many processes access shared memory, it is necessary to separate the partitions of the shared memory space. Therefore, in this paper, we design and implement a S/W that can allocate and share a common memory area divided into keys in processes that perform the same operation. In order to compensate for slower access speed compared to local memory due to the nature of FPGA connected with PCIe, memory allocation, sharing, and return functions are implemented by applying 'bitmap-based page allocation algorithm'. As a result, it is confirmed that multiple processes do not cause memory interference, and that memory allocation, sharing, and return are performed reliably, and that bitmap-based page allocation algorithm is superior to link-based buddy system algorithm.

As the industry grows, the amount of data grows exponentially, and data analysis using these serves as a predictable solution. As data size increases and processing speed increases, it has begun to be applied to new fields by combining artificial intelligence technology as well as simple big data analysis. In this paper, we propose a method to quickly apply a machine learning based algorithm through efficient resource allocation. The proposed algorithm allocates memory for each attribute. Learning Distinct of Attribute and allocating the right memory. In order to compare the performance of the proposed algorithm, we compared it with the existing K-means algorithm. As a result of measuring the execution time, the speed was improved.

Due to the rapid performance improvement of smartphones, multitasking on mobile platforms has become an essential feature. Unlike traditional desktop or server environments, mobile applications are mostly interactive jobs where response time is important, and some applications are classified as real-time jobs with deadlines. When interactive and real-time jobs run concurrently, memory allocation between multitasking applications is a challenging issue as they have different time requirements. In this paper, we study how to allocate memory space when real-time and interactive jobs are simultaneously executed in a smartphone to meet the multitasking requirements between heterogeneous jobs. Specifically, we analyze the memory size required to satisfy the constraints of real-time jobs and present a new model for allocating memory space between heterogeneous multitasking jobs. Trace-driven simulations show that the proposed model provides reasonable performance for interactive jobs while guaranteeing the requirement of real-time jobs.

Bank switching in embedded processors having partitioned memory architecture results in code size as well as run time overhead. An algorithm and its application to assist the compiler in eliminating the redundant bank switching codes introduced and deciding the optimum data allocation to banked memory is presented in this work. A relation matrix formed for the memory bank state transition corresponding to each bank selection instruction is used for the detection of redundant codes. Data allocation to memory is done by considering all possible permutation of memory banks and combination of data. The compiler output corresponding to each data mapping scheme is subjected to a static machine code analysis which identifies the one with minimum number of bank switching codes. Even though the method is compiler independent, the algorithm utilizes certain architectural features of the target processor. A prototype based on PIC 16F87X microcontrollers is described. This method scales well into larger number of memory blocks and other architectures so that high performance compilers can integrate this technique for efficient code generation. The technique is illustrated with an example.

최근 스마트폰을 통해 다양한 앱이 실행되면서 모바일 시스템의 메모리 요구량이 지속적으로 증가하고 있다. 메모리 공간이 소진될 경우 프로세스의 풋프린트를 스토리지의 스왑 영역에 백업하는 데스크탑과 달리, 스마트폰은 앱을 종료시켜 상당 부분의 문맥이 유실된다. 이는 스마트폰에서 스왑 지원 시 플래시메모리로의 대용량 I/O 작업이 심각한 지연을 초래하기 때문이다. 본 논문에서는 쓰기 연산이 플래시메모리에 비해 빠른 eMRAM을 모바일 시스템의 스왑 영 역으로 사용할 경우 어떻게 효율적인 메모리 관리를 수행할 수 있는지에 대해 논의한다. 백업 스토리지가 플래시메모리 인 파일시스템 영역과 eMRAM인 스왑 영역의 특성과, 해당 페이지의 참조 특성을 고려한 메모리 할당 및 회수를 통해 스마트폰의 I/O 성능을 평균 15% 개선할 수 있음을 보인다.

Recent advancements in mobile apps have led to continuously increasing memory demands on smartphone systems. Unlike desktops, which use swap functions to backup the entire memory footprint to storage when memory space is exhausted, smartphones terminate apps and lose significant context. This occurs because large-scale I/O operations to flash memory cause severe delays when swap is enabled on smartphones. This paper discusses how efficient memory management can be performed by using eMRAM, which is faster in write operations than flash memory, as the swap area in mobile systems. Considering the characteristics of backup storage (i.e., flash memory for the file system and eMRAM for the swap areas) as well as the reference characteristics of each page, we demonstrate that the proposed memory allocation and reclamation policies can improve the smartphone’s I/O performance by an average of 15%.

최근 스마트폰의 성능이 급격히 향상되고 모바일 플랫폼에서 백그라운드 앱의 실행이 늘면서 모바일 환경의 멀티태스킹이 활성화되고 있다. 모바일 환경에서는 종래의 데스크탑 및 서버 응용들과 달리 응답시간이 중요한 대화형 작업들이 대부분을 차지하고 있으며, 일부 응용은 데드라인이 존재하는 실시간 작업에 해당된다. 본 논문에서는 스마트 폰에서 실시간 작업과 대화형 작업이 동시에 실행될 때 메모리 관리를 어떻게 함으로써 이질적인 멀티태스킹 환경의 요구사항을 충족할 수 있는지에 대해 연구한다. 본 논문에서는 실시간 작업의 요구 조건 만족을 위해 필요한 메모리 크기를 분석 및 모델링하고 이에 기반해서 멀티태스킹 작업 간의 메모리를 할당하는 방안을 제안한다. 이종 앱의 스토리 지 접근 트레이스를 추출하고 이에 기반한 시뮬레이션을 통해 제안한 기법이 실시간 작업의 요구를 일정 수준으로 보장 하면서 대화형 작업에 합리적인 성능을 제공함을 확인하였다.

Recently, due to the rapid performance improvement of smartphones and the increase in background executions of mobile apps, multitasking has become common on mobile platforms. Unlike traditional desktop and server apps, response time is important in most mobile apps as they are interactive tasks, and some apps are classified as real-time tasks with deadlines. In this paper, we discuss how to meet the requirements of heterogeneous multitasking in managing memory of real-time and interactive tasks when they are executed together on a smartphone. To do so, we analyze the memory requirement of real-time tasks, and propose a model that has the ability of allocating memory to multitasking tasks on a smartphone. Trace-driven simulations with real-world storage access traces captured by heterogeneous apps show that the proposed model provides reasonable performance for interactive tasks while guaranteeing the requirement of real-time tasks.

본 논문은 주기억장치의 사용자 공간이 컴파일 시간에 가변적 크기의 블록들로 분할된 상태에서, 준비상태 큐에 도착한 다중 프로세서들을 적절히 블록에 할당하는 문제를 다루었다. 기존의 할당법인 최초적합, 최적합, 최악적합과 다음 적합 방법들은 준비상태 큐에 도착한 모든 프로세서들을 할당하지 못해 특정 프로세서는 대기상태가 되는 단점을 갖고 있었다. 본 논문에서 제안된 알고리즘은 분할된 블록(홀)의 크기와 준비상태 큐에 있는 프로세서 크기를 내림차순으 로 정렬하여 가장 큰 크기의 블록에 가능한 많은 프로세서들을 할당하는 단순한 블록 채우기 알고리즘이다. 제안된 알고 리즘을 9개의 벤치마킹 실험 데이터에 적용한 결과 분할 오류로 인해 대기상태 프로세서가 발생하는 1개 데이터를 제외 한 8개 데이터 모두에 대해 최소의 내부 단편(IF)을 가지면서도 모든 프로세서들을 할당하는 성능을 보였다.

This paper deals with the problem of appropriately allocating multiple processors arriving at the ready queue to the block in the user space of the main memory is divided into blocks of variable size at compilation time. The existing allocation methods, first fit(FF), best fit(BF), worst fit(WF), and next fit(NF) methods, had the disadvantage of waiting for a specific processor because they failed to allocate all processors arriving at the ready queue. The proposed algorithm in this paper is a simple block packing algorithm that allocates as many processors as possible to the largest block by sorting the size of the partitioned blocks(holes) and the size of the processor in the ready queue in descending order. The application of the proposed algorithm to nine benchmarking experimental data showed the performance of allocating all processors while having minimal internal fragment(IF) for all eight data except one data in which the weiting processor occurs due to partition errors.

VLSI(Very Large Scale Integration)와 WSI(Wafer Scale Integration)와 같은 통합기술로 인해 큰 용량의 메모리 대량생산이 가능 하게 된 지금 Redundancy는 메모리 칩의 제조와 결함이 있는 셀을 지닌 디바이스를 치료하는데 광범위하게 사용되어져왔다. 메모리칩의 밀도가 증가함에 따라 결함의 빈도 또한 증가한다. 많은 결함이 있다면 어쩔 수 없겠지만 적은 결함이 발생한 경우에는 해당 다이를 reject 시키는 것 보다는 수선해서 사용하는 것이 메모리생산 업체 입장에서는 보다 효율적이고 원가 절감 차원에서 필수적이다. 이와 같은 이유로 laser repair라는 공정이 필요하고 laser repair공정의 정확한 타깃을 설정하기 위해 redundancy analysis가 필요하게 되었다. CRA시뮬레이션은 기존의 redundancy analysis 알고리즘의 개념에서 벗어나 결함 유형별로 시뮬레이션한 후 RA를 진행함으로써 RA에 소요되는 시간을 절약함으로써 원가 경쟁력 강화를 할 수 있다.

This has been possible by integration techniques such as very large scale integration (VLSI) and wafer scale integration (WSI). Redundancy has been extensively used for manufacturing memory chips and to provide repair of these devices in the presence of faulty cells. If there are too many defects, the momory has to be rejected. But if there are a few defects, it will be more efficient and cost reducing for the company to use it by repairing. Therefore, laser-repair process is nedded for such a reason and redundancy analysis is needed to establish correct target of laser-repair process. The proposed CRA (Correlation Repair Algorithm) simulation, beyond the idea of the conventional redundancy analysis algorithm, aims at reducing the time spent in the process and strengthening cost competitiveness by performing redundancy analysis after simulating each case of defect.

Memory allocation, which determines where memories are stored in specific neurons or synapses, has consistently been demonstrated to occur via specific mechanisms. Neuronal allocation studies have focused on the activated population of neurons and have shown that increased excitability via cAMP response element-binding protein (CREB) induces a bias toward memory-encoding neurons. Synaptic allocation suggests that synaptic tagging enables memory to be mediated through different synaptic strengthening mechanisms, even within a single neuron. In this review, we summarize the fundamental concepts of memory allocation at the neuronal and synaptic levels and discuss their potential interrelationships.

Time predictability is crucial in hard real-time and safety-critical systems. Cache memories, while useful for improving the average-case memory performance, are not time predictable, especially when they are shared in multicore processors. To achieve time predictability while minimizing the impact on performance, this paper explores several time-predictable scratch-pad memory (SPM) based architectures for multicore processors. To support these architectures, we propose the dynamic memory objects allocation based partition, the static allocation based partition, and the static allocation based priority L2 SPM strategy to retain the characteristic of time predictability while attempting to maximize the performance and energy efficiency. The SPM based multicore architectural design and the related allocation methods thus form a comprehensive solution to hard real-time multicore based computing. Our experimental results indicate the strengths and weaknesses of each proposed architecture and the allocation method, which offers interesting on-chip memory design options to enable multicore platforms for hard real-time systems.

In this paper, we propose an effective memory reduction algorithm to reduce the amount of reference frame buffer and memory bandwidth in video encoder and decoder. In general video codecs, decoded previous frames should be stored and referred to reduce temporal redundancy. Recently, reference frames are recompressed for memory efficiency and bandwidth reduction between a main processor and external memory. However, these algorithms could hurt coding efficiency. Several algorithms have been proposed to reduce the amount of reference memory with minimum quality degradation. They still suffer from quality degradation with fixed-bit allocation. In this paper, we propose an adaptive block-based min-max quantization that considers local characteristics of image. In the proposed algorithm, basic process unit is $8{\times}8$ for memory alignment and apply an adaptive quantization to each $4{\times}4$ block for minimizing quality degradation. We found that the proposed algorithm could improve approximately 37.5% in coding efficiency, compared with an existing memory reduction algorithm, at the same memory reduction rate.