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HIGHT (HIght security and light weighHT) 암호는 기밀성을 요구하는 네트워크 환경에서 사용할 수 있도록 국내 에서 개발된 저전력 경량화 64비트 블록 암호 알고리즘이다. 본 논문은 키스케쥴러에 사용되는 LFSR 및 역 LFSR의 4 개의 병렬 출력을 허용할 수 있는 구조를 제안하였다. 또한, 각 라운드 연산에 필요한 4개의 서브키를 동일 클럭 사이 클에 생성할 수 있도록 구성하였다. 따라서, 전체 HIGHT 암호 프로세서가 단일 시스템 클럭에 의해 제어할 수 있다. VHDL을 이용하여 회로를 합성한 후, 검증한 결과 제안된 키 스케쥴러의 회로 크기는 기존 키 스케쥴러에 비해 9% 감 소되었다.

HIGHT is an 64-bit block cipher, which is suitable for low power and ultra-light implementation that are used in the network that needs the consideration of security aspects. This paper presents a key scheduler that employs the presented LFSR and reverse LFSR that can generate four outputs simultaneously. In addition, we construct new key scheduler that generates 4 subkey bytes at a clock since each round block requires 4 subkey bytes at a time. Thus, the entire HIGHT processor can be controlled by single system clock with regular control mechanism. We synthesize the HIGHT processor using the VHDL. From the synthesis results, the logic size of the presented key scheduler can be reduced as 9% compared to the counterpart that is employed in the conventional HIGHT processor.

최근 스마트폰 및 태블릿 PC를 이용한 무선통신 사용자가 점차 늘면서 암호 알고리즘, 특히 스트림 암호 연구가 활 발히 진행되고 있다. 스트림 암호 방식에서 필요한 난수발생기는 하드웨어 구현이 쉬운 LFSR 구조가 주로 사용된다. 그러나 기존의 다중 비트 출력의 LFSR 기반 난수 발생기는 회로가 복잡해지고 출력간의 상관관계가 크다. Leap-ahea d 구조를 갖는 LFSR은 이를 해결하기 위해 제안되었으나, 레지스터의 수와 출력비트에 따라 생성되는 난수의 수가 급 격히 적어지는 단점을 갖는다. 본 논문은 기존 Leap-ahead 구조에 세그먼테이션 기법을 적용하여 회로 크기의 증가 없 이 생성되는 난수의 수를 높일 수 있는 새로운 구조를 제안한다. 제안된 구조는 VHDL을 통하여 회로로 합성된 후, Xili nx사의 Xilinx ISE 10.1의 Virtex 4, XC4VLX15에서 동작을 검증하였다. 실험 결과 제안된 구조는 기존 Multi-LFSR 구 조에 비해 20%이내의 회로 크기로 Leap-Ahead 구조에 비해 최소 40% 생성되는 난수의 수를 증가시켰다.

Recently, the research for cryptographic algorithm, in particular, a stream cipher has been actively conducted for wireless devices as growing use of wireless devices such as smartphone and tablet. LFSR based random number generator is widel y used in stream cipher since it has simple architecture and it operates very fast. However, the conventional multi-LFSR R NG (random number generator) suffers from its hardware complexity as well as very closed correlation between the numbe rs generated. A leap-ahead LFSR was presented to solve these problems. However, it has another disadvantage that the m aximum period of the generated random numbers are significantly decreased according to the relationship between the num ber of the stages of the LFSR and the number of the output bits of the RNG. This paper presents new leap-ahead LFSR a rchitecture to prevent this decrease in the maximum period by applying segmentation technique to the conventional leap-ah ead LFSR. The proposed architecture is implemented using VHDL and it is simulated in FPGA using Xilinx ISE 10.1, with a device Virtex 4, XC4VLX15. From the simulation results, the proposed architecture has only 20% hardware complexity bu t it can increases the maximum period of the generated random numbers by 40% compared to the conventional Leap-ahead archtecture.

Grain Stream Cipher 기반의 Light Weight 병렬 알고리즘 연산 방식으로 구현하였다. 제안된 병렬 연산 방식의 알고리즘을 FPGA로 구현하여 동작을 검증하였고, 0.18um CMOS 공정으로 설계하여 UHF RFID 시스템에 적용 가능성을 타진하였다. 제안된 병령 연산 방식의 보안 알고리즘의 설계 및 ASIC 구현 결과를 실제 UHF RFID 표준 프로토콜에 적용하여 현재의 보안 문제 및 복제 방지 기능이 내장된 태그 칩 제작에 활용할 수 있음을 실험을 통해 확인하였다. 0.18um CMOS 공정의 경우에 Radix-16의 경우에도 ASIC 구현 결과 면적 및 전력소비에서도 UHF RFID 시스템에 적용 가능함을 확인하였다.

We have implemented a parallel operation of the Light Weight algorithm based on Grain Stream Cipher authentication algorithm for UHF RFID systems. We also verified parallel operation algorithm by Verilog coding and ASIC implementation of the Radix-1, 2, 4, 8 and 16 structures using a 0.18um CMOS process. The implemented results show that proposed parallel architecture can be used for design of UHF RFID tag for anti-cloning protection or authentication. We have verified that chip area and power consumption of the Radix-16 designed by 0.18um CMOS process can be applied to the UHF RFID tag design.

Random numbers are widely used in various applications. In the majority of cases, a pseudo-random number generator is used since true random number generators are slow and they are barely suitable for the hardware implementation. In this paper, we present new architecture of URNG (uniform random number generator) employing Leap-Ahead LFSR architecture for hardware implementation. In particular, the proposed URNG consists of two more segmented Leap-Ahead LFSRs to overcome the drawback of the conventional URNG employing Leap-Ahead architecture, that is, the sharp decrease of a maximum period of the generated random numbers. Thus, the proposed URNG with segmented LFSR architecture can generate multiple bits random number in a cycle without the frequent diminishing of maximum period of the generated random numbers. We prove the efficiency of the proposed segmented LFSR-architecture through the mathematical analysis. The simulation results show that the proposed URNG employing segmented Leap-Ahead LFSR architecture can be increased 2.5 times of the maximum period of generated random numbers compared to the URNG using the conventional Leap-Ahead architecture.

In this paper, we propose two 127-bit LFSR (Linear Feedback Shift Register)-based OTP (One-Time Password) generators. One is a 9-digit decimal OTP generator with thirty taps, while the other is a 12-digit OTP generator with forty taps. The 9-digit OTP generator includes only the positions of Fibonacci numbers to enhance randomness, whereas the 12-digit OTP generator includes the positions of prime numbers and odd numbers. Both proposed OTP generators are implemented on an Arduino module, and randomness evaluations indicate that the generators perform well across six criteria and are straightforward to implement with Arduino.

Low power consumption is gaining more significance for design of digital system design. The system has to be operated efficiently by consuming low power, which greatly increases the life of the battery. Every system has to be tested for its performance, before it is released into the market, hence testing is one of the major area of research. Testing of digital system is one of the main and important part in the design and implementation of digital integrated circuits. To ensure that the designed system responds properly, according to the system specification, testing is carried out. The quality of the chip produced will depend upon, how best the testing strategies, or the test vectors are chosen for testing the integrated circuit. The test patterns are generated with the help of automatic test pattern generators. Thus the performance of test pattern generator is very important. In this paper, a low power architecture for generating the test patterns, for testing digital integrated circuits is implemented. Verilog coding is done and is simulated using CADENCE simvision, and the RTL schematic is extracted. The gate level optimization is carried. The power consumed before optimization was found to be 166.79 mw, and the power consumed after optimization was found to be 65.88 mw. This paper presents the VLSI implementation low power test pattern generator. The performance parameters such as area, power and timing are also derived after the analysis.

In this paper, we have done analysis of ten different counters in term of frequency related to high performance and power dissipation related to energy efficiency. Conserving energy is now a days a very important aspect. In order to conserve energy consumption of our design, we are using dynamic frequency scaling with default LVCMOS18 IO Standard technique which plays a very important role in power saving. Our design is capable to operate with 1 THz frequency that deliver high performance in less time i.e. 1 pico second. Among 10 different counters, 8 bit simple up counter provide maximum reduction in total power that is 84.25% and 98.33% between a frequency range of 1GHz to 10GHz and 1 GHz to 100 GHz respectively.

In many stream ciphers, Linear Feedback Shift Registers (LFSRs) are a fundamental component. Even though they are fundamental, their nature of inherent linearity can be exploited by cybercriminals through cryptanalytic attacks. In this research, we explore the importance of non-linearity in LFSR-based stream ciphers. We then propose techniques for achieving enhanced security through incorporation of strong non-linear elements. Specifically, we explore the application of S-boxes, Permutation boxes, Full Adder, and other non-linear operations in combining function and address limitations of traditional approaches. Finally, security analysis of our design is performed. We analyze Period, Linear Complexity, Randomness and Correlation Immunity. The results obtained are compared with the National Institute of Standards and Technology (NIST) requirements. All the results passed the NIST tests, indicating that our proposed enhancements offer a robust solution to the fundamental weaknesses of traditional LFSRs thereby contributing to more secure cryptographic systems.

BIST is a design technique that allows a circuit to test itself. The technique can provide shorter test time compared to an externally applied test and allows the use of low-cost test equipment during all stages of production. Due to the randomness properties of Linear Feedback Shift Registers (LFSRs), this requires very little hardware overhead. In this paper, structure design and optimization of a Built-In Self-Test (BIST) design based on twodimensional (2-D) Linear Feedback Shift Registers (LFSRs) are described. The 2-D LFSRs can generate both precomputed test patterns (for detecting random-pattern-resistant faults) and random patterns (for detecting random-pattern-detectable faults) and have the advantages of high fault coverage and at-speed testing. The configurable 2-D LFSR test generator can be adopted in two basic BIST execution options: test-per-clock (parallel BIST) and test-per-scan (serial BIST). Generally, a circuit or system consumes more power in test mode than in normal mode. This extra power consumption can give rise to severe hazards in circuit. For LFSR-Reseeding Scheme takes advantage of the fact that the number of transitions in a test cube is always less than the number of blocks that do not contain transitions, the logic value fed into the scan chain is simply held constant. This approach reduces the number of transitions in the scan chains and thus minimizing power consumption.

This paper presents the selection and analysis of PRN code groups with superior autocorrelation and cross-correlation properties based on truncated Gold codes for application in satellite navigation systems. Gold codes were generated by varying the order of the Linear Feedback Shift Register (LFSR) while maintaining a constant code length. The code groups were then selected by applying balance properties and correlation criteria. The number of codes satisfying the maximum even autocorrelation power of -28 dB, maximum odd autocorrelation power of -27.5 dB, and cross-correlation maximum powers of -26.4 dB and -25 dB were compared. The results indicate that, under a fixed code length, increasing the LFSR order tends to yield a greater number of codes that meet the cross-correlation criteria. Increasing the LFSR order is therefore expected to effectively enhance cross-correlation performance.

패턴생성기로 LFSR은 기계 자체에 고유의 선형의존성이 있어 패턴을 생성할 때 bit의 위치를 이동시켜 수열을 생성하기 때문에 생성되는 패턴들의 상관관계가 높고 따라서 오류 검출률이 낮아지게 된다. 이런 문제점을 해소하기 위하여 LFSR은 scan chain 사이에 XOR 게이트의 조합으로 구성된 페이지 쉬프터를 장착하여 출력 테스트 패턴의 난수성을 높임으로써 LFSR 고유의 선형의존성을 줄이고 오류검출률을 높이는 연구가 활발히 진행되어 왔다. 본 논문에서는 PRPG로서 LFSR의 난수성을 높이기 위하여 LFSR에 장착할 수 있는 새롭고 효과적인 페이지 쉬프터를 구성하는 방법을 제안한다.

Since an LFSR as a pattern generator has solely linear dependency in itself, it generates sequences by moving the bit positions for a pattern generation. So the correlation between the generated patterns is high and thus reduces the possibility of fault detection. To overcome these problems many researchers have studied to have goodness of randomness between the output test patterns. In this paper, we propose the new and effective method to construct phase shifter as PRPG.

본 논문에서는 LFSR(Linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 이용한 영상 암호화법을 제안한다. 먼저 LFSR을 이용하여 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그런 다음, 생성된 수열을 원 영상과 XOR 연산하여 원 영상을 변환한다. 그리고, 게이트웨이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 변환된 원 영상에 곱하여 2D CAT 영상 암호화를 한다. 마지막으로, 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.

In this paper, we propose the image encryption using LFSR(Linear Feedback Shift Register) and 2D CAT(Two-Dimensional Cellular Automata Transform). First, a LFSR is used to create a PN(pseudo noise) sequence, which is identical to the size of the original image. Then, the created sequence goes through a XOR operation with the original image to convert the original image. Next, the gateway value is set to produce a 2D CAT basis function. Using the created basis function, multiplication is done with the converted original image to process 2D CAT image encipherment. Lastly, the stability analysis verifies that the proposed method holds a high encryption quality status.

Kim과 Fenn등은 LFSR 구조를 이용한 두 가지 구조의 효율적인 모듈러 AB 곱셈기를 구현하였다. 그들의 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP를 이용함으로서 기존의 곱셈기들보다 효율적인 구조복잡도를 가졌다. 본 논문에서는 Kim의 곱셈기보다 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 $AB^2$ 곱셈기와 모듈러 지수승기를 제안한다. 본 논문에서 제안한 구조도 Kim의 구조에서와 같이 기약다항식으로 AOP를 사용한다. 시뮬레이션 결과 본 논문에서 제안한 $AB^2$ 곱셈기가 구조복잡도 면에서 Kim의 구조보다 XOR와 AND 게이트의 개수를 약 $50\%$ 정도 줄일 수 있었다. 제안한 구조는 공개키 암호화 시스템을 위한 기본구조로 사용될 수 있을 것이다.

Kim and Fenn et al. proposed two modular AB multipliers based on LFSR(Linear Feedback Shift Register) architecture. These multipliers use AOP, which has all coefficients with '1', as an irreducible polynomial. Thereby, they have good hardware complexity compared to the previous architectures. This paper proposes a modular $AB^2$ multiplier based on LFSR architecture and a modular exponentiation architecture to improve the hardware complexity of the Kim's. Our multiplier also use the AOP as an irreducible polynomial as the Kim architecture. Simulation result shows that our multiplier reduces the hardware complexity about $50\%$ in the perspective of XOR and AND gates compared to the Kim's. The architecture could be used as a basic block to implement public-key cryptosystems.

본 논문에서는 GF(2m)상에서 Linear Feedback Shift Register 구조기반의 새로운 구조를 제안한다. 먼저 모듈러 곱셈기와 제곱기를 제안하고, 이를 기반으로 곱셈과 제곱을 동시에 수행할 수 있는 구조를 설계한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 All One Polynomial 을 이용한다. 제안된 구조는 구조복잡도면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 수 있다.

This paper presents new architectures based on the linear feedback shia resister architecture over GF(2m). First we design a modular multiplier and a modular squarer, then propose an architecture by combing the multiplier and the squarer. All architectures use an irreducible AOP (All One Polynomial) as a modulus, which has the properties of all coefficients with '1'. The proposed architectures have lower hardware complexity than previous architectures. They could be. Therefore it is useful for implementing the exponentiation architecture, which is the con operation in public-key cryptosystems.

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용한다. 제안된 구조는 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 기본 구조로 사용될 수 있다.

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.

This paper proposes a modular multiplier based on LFSR (Linear Feedback Shift Register) architecture with efficient area complexity over GF(2/sup m/). At first, we examine the modular exponentiation algorithm and propose it's architecture, which is basic module for public-key cryptosystems. Furthermore, this paper proposes on efficient modular multiplier as a basic architecture for the modular exponentiation. The multiplier uses AOP (All One Polynomial) as an irreducible polynomial, which has the properties of all coefficients with '1 ' and has a more efficient hardware complexity compared to existing architectures.

본 논문에서는 LFSR 기반의 패턴분류기를 생성법을 제안한다. 생성한 LFSR 기반의 패턴분류기는 도달불가능 상태를 쉽게 파악할 수 있고 0-기본경로를 이용하여 의존벡터를 구할 수 있다. 또한 주어진 의존벡터에 대응하는 LFSR 기반의 패턴분류기를 생성하는 방법을 제안한다.

In this paper, we propose a method for generating pattern classifier based on LFSR. The proposed pattern classifier bosed on LFSR is easy to see non-reachable state, and we can obtain dependency vector by using the 0-basic path. Also, we propose a method for generating pattern classifiers based on LFSR which correspond to given dependency vector.

패턴분류기 설계의 중요한 조건은 데이터 처리량이 크고 저장 공간은 작고 낮은 가격대로 구현하는 것이다. Maji 등에 의해 제안된 MACA 기반의 패턴분류기는 DV와 DS를 사용하여 복잡도를 $O(n^3)$에서 O(n)으로 줄였다. 본 논문에서는 효율적으로 시간과 공간의 복잡성을 개선하기 위해 LFSR 기반 패턴 분류기를 생성하고 0-기본경로를 이용하여 DV를 구할 수 있는 방법을 제안한다. 그리고 생성한 패턴분류기의 DV와 끌개에 대해 살펴본다. n-비트 DS=(11 ${\cdots}$ 11)를 m개의 $DV_i$로 분할할 수 있고 다양한 패턴분류기를 생성할 수 있다.

The important requirements of designing a pattern classifier are high throughput and low memory requirements, and low cost hardware implementation. A pattern classifier by using Multiple Attractor Cellular Automata(MACA) proposed by Maji et al. reduced the complexity of the classification algorithm from $O(n^3)$ to O(n) by using Dependency Vector(DV) and Dependency String(DS). In this paper, we generate a pattern classifier using LFSR to improve efficiently the space and time complexity and we propose a method for finding DV by using the 0-basic path. Also we investigate DV and the attractor of the generated pattern classifier. We can divide an n-bit DS by m number of $DV_i$ s and generate various pattern classifiers.

선형 피드백 쉬프트 레지스터(linear feedback shift register:LFSR) 기반의 효율적인 테스트 압축기법을 제안하였다. 일반적으로 기존의 LFSR 리시딩 기반의 테스트 압축 기법의 성능은 주어진 테스트 큐브 집합내의 최대 할당 비트 수, $S_{max}$에 따라서 변하는 특성을 가지고 있다. 따라서 본 논문에서는 LFSR과 스캔 체인사이에 서로 다른 클럭 주파수를 사용하여 적절하게 스캔 셀을 그룹화 함으로써 $S_{max}$를 가상적으로 감소시킬 수 있었다. 만약 스캔 체인을 위한 클락 주파수보다 n배 느린 클락을 LFSR을 위하여 사용한다면, 스캔 체인내의 연속적인 n 개의 스캔셀들은 항상 동일한 테스트 입력값을 갖게 된다. 따라서 이와 같은 연속적인 셀들에 무상관 비트(don't care bit)를 적절하게 배치하게 되면 압축해야 하는 할당 비트의 수를 줄일 수 있게 된다. 제안하는 방법론의 선능은 스캔셀의 그룹화 알고리듬에 의존적이기 때문에, 그래프 기반의 새로운 스캔 셀 그룹화 알고리듬을 제안하였다. ISCAS 89 벤치마크 회로에 대한 실험을 통하여 제안하는 기법은 기존의 테스트 압축 기법들에 비해서 적은 메모리 용량 및 매우 작은 면적 오버 헤드를 보장할 수 있음을 증명하였다.

A new LFSR based test compression scheme is proposed by reducing the maximum number of specified bits in the test cube set, smax, virtually. The performance of a conventional LFSR reseeding scheme highly depends on smax. In this paper, by using different clock frequencies between an LFSR and scan chains, and grouping the scan cells, we could reduce smax virtually. H the clock frequency which is slower than the clock frequency for the scan chain by n times is used for LFSR, successive n scan cells are filled with the same data; such that the number of specified bits can be reduced with an efficient grouping of scan cells. Since the efficiency of the proposed scheme depends on the grouping mechanism, a new graph-based scan cell grouping heuristic has been proposed. The simulation results on the largest ISCAS 89 benchmark circuit show that the proposed scheme requires less memory storage with significantly smaller area overhead compared to the previous test compression schemes.

현대사회의 금전적인 거래는 대부분 온라인상에서 거래되고 있으며, 오프라인상에서도 현금거래 이외에도 카드 및 스마트폰 등으로 거래가 가능하다. 온라인상에서 이루어지는 금전적인 거래의 장점은 구매과정이 간략하고 현찰로 인한 부피증가와 무게 등의 이동성 저하 요인이 사라진다는 점이다. 그러나 온라인 환경은 물리적인 거리에 제약사항이 없으며, 타인에게 개인정보가 노출될 경우 금전적 손실과 직결될 수 있다는 문제가 있다. 물론 대부분의 금융권에서는 금융 사고에 대비한 보안 정책이 운영되고 있기에 별다른 문제는 없다. 본 논문에서는 OTP를 활용하여 고정적인 카드번호, 유효기간, CVC 등을 매회 임의로 변경하는 것으로 암호화된 정보의 탈취 방지 및 간단한 구조로 동작이 가능함을 보이고자 한다.

Most of the financial transactions in modern society are traded online, and offline transactions can be made with cards and smart phones in addition to cash transactions. The advantage of monetary transactions on-line is that the purchasing process is simple, volume increases due to cash, and mobility degradation factors such as weight disappear. However, the online environment has no limitation on the physical distance, and there is a problem that if personal information is exposed to another person, it can be directly connected with financial loss. Of course, in most financial sectors, there is no problem because security policies are prepared for financial accidents. In this paper, we show that it is possible to prevent stealing of encrypted information and to operate with a simple structure by arbitrarily changing the fixed card number, expiration date, and CVC every time using OTP.