Earticle

최근 IoT 시스템에서 엣지 디바이스를 이용한 데이터 저장 및 분산 처리 연산을 수행하기 위해서 다양한 연구가 진 행되고 있다. 인공지능 추론 연산도 그중 하나로써 임베디드 장치에서 인공지능 연산을 수행하기 위해서 소프트웨어 또는 하드웨어 레벨에서 많은 연구가 진행 중이다. 특히, 하드웨어 레벨에서 임베디드 프로세서나 임베디드 GPU를 이용한 연산 처리는 한계가 있어서 독립적인 하드웨어 딥러닝 가속기를 추가하는 추세이다. 이러한 딥러닝 가속기는 복잡한 신경망 연산을 하드웨어에서 독립적으로 수행하기 위해서 많은 데이터 저장 및 이동이 필요하며, 내부적으로 는 반복 병렬 연산을 수행하기 때문에 내부 저장 시스템 및 버퍼 구조와 데이터 이동 경로에 대한 분석과 최적화가 필요하다. 딥러닝 가속기의 데이터 사용성에 대한 분석을 통하여 딥러닝 가속기의 최적화 설계를 돕기 위해서, 본 논문에서는 RISC-V 기반 가상 플랫폼에서 SystemC 기반으로 ESL 수준에서 딥러닝 가속기와 낸드 플래시 메모 리 시스템으로 구성된 가상 엣지 디바이스 플랫폼을 제공하고, RISC-V 기반 가상 플랫폼에서 딥러닝 가속기를 이 용한 응용 프로그램을 실행하고 분석하는 환경을 제공하였다. 구현한 딥러닝 가속기 시뮬레이터를 이용해서 딥러닝 가속기의 저장장치 및 내부 버퍼의 사용성과 딥러닝 연산에 따른 데이터 이동량 및 버퍼링 효과를 분석할 수 있는 기반을 마련하였다.

Recently many researches are being conducted to perform data distributed processing with embedded edge devices in IoT systems, and artificial intelligence inference is one of them. Many studies are underway at the software or hardware level to perform artificial intelligence operations in embedded systems. In particular, the hardware-supported deep learning operations, such as GPU, in embedded system are limited, so a hardware deep learning accelerator is considered to be added in the architecture. Since such a deep learning accelerator performs a lot of data storage and movement and iterative parallel operation internally to perform complex neural network computation, it is required to analyze and optimize a precise internal buffer and data movement path management for efficient design of deep learning accelerator. In this paper, to model and analyze a deep learning accelerator in a virtual platform based on RISC-V, a deep learning accelerator is designed and implemented at the ESL level based on SystemC as well as main memory and NAND flash controller, then the data movement with storage and buffering effect were analyzed and examined on the developed deep learning accelerator. Using the implemented deep learning accelerator simulator, the usability of the internal buffer of the deep learning accelerator and the data movement amount and buffering effect according to the deep learning operation can be analyzed.

스마트폰, 태블릿 PC, 울트라북등 휴대기기 사용의 증가로 인해 NAND-형 Flash Memory의 수요도 지속적으로 증가하고 있다. 그렇기 때문에 NAND-형 Flash Memory에서 발생할 수 있는 고장을 진단하기 위한 알고리즘 연 구가 매우 중요하다. Flash Memory는 셀 배열구조에 따라서 NOR-형 Flash Memory와 NAND-형 Flash Memory로 구분이 된다. NOR-형 Flash Memory는 다양한 테스트 알고리즘과 BIRA(Built-in Redundancy Analysis)알고리즘, 진단 알고리즘 등 다양한 알고리즘 연구가 진행되어 왔다. 그러나 NOR-형 Flash Memory에 서 연구되었던 이러한 알고리즘들을 이용하여 NAND-형 Flash Memory를 위한 고장을 확인하는 것이 매우 어렵 다. 따라서 본 논문에서는 NAND-형 Flash Memory에서 발생할 수 있는 고장 확인이 가능한 정확하고 효율적인 진단 알고리즘을 제안한다. 그래서 NAND-형 Flash Memory를 위한 고장 진단을 가능하게 한다.

The increasing usage of mobile devices such as SmartPhone, TabletPC, and Ultrabook, the demand for NAND-type Flash Memory is also constantly growing. Therefore, high speed and miniaturization able, NAND-type Flash Memory’s research for diagnosis of possible malfunction is very important. The Flash Memory is divided into NOR-type Flash Memory, and NAND-type Flash Memory. A lot of study such as Test Algorithm, BISR(Built-In Self Repair) Algorithm and Diagnostic Algorithm, etc. has been progressed in NOR-type Flash Memory. However, it is very difficult to detect for NAND-type Flash Memory’s fault, with the former studies of algorithms for NOR-type Flash Memory. In this paper, an efficient and accurate problem diagnosable algorithm that can identify, the type of possible failure of the cell in NAND-type Flash Memory, is proposed. So it allows error diagnosing for NAND-type Flash Memory.

NAND flash memory-based embedded systems are becoming increasingly common. These embedded systems have to provide a fast boot time. In this paper, we have designed and proposed a flash file system for embedded systems that require fast booting. By using a Flash Image Area, which keeps the latest flash memory information such as types and status of all blocks, the file system mounting time can be reduced significantly. We have shown by experiments that our file system outperforms YAFFS and RFFS.

본 논문은 ECC(error correcting code)의 오버헤드를 고려한 패리티의 저장 정책 및 그에 따른 낸드 플래시 메모리 컨트롤러의 구조를 제안한다. 일반적인 낸드 플래시 메모리의 용법은 데이터 영역과 스페어 영역을 분리하는 것이다. ECC 패리티는 낸드 플래시 메모리에 데이터가 입력될 때 생성된다. 일반적으로 ECC의 메시지 길이는 낸드 플래시 메모리의 한 페이지 보다 작기 때문에, 각 메시지의 패리티를 모두 모아 스페어 영역에 저장하게 된다. 읽기 동작 시에는 데이터 영역에 이어 스페어 영역의 ECC 패리티까지 모두 읽은 후에 ECC 처리를 통한 데이터 정정이 가능하다. 이 때 발생하는 오버헤드를 줄이기 위해 데이터/스페어 영역의 구분없이 ECC 처리된 데이터와 패리티를 연속으로 저장하는 분산형 정책을 사용하였다. 제안된 분산형 정책과 기존의 수집형 정책의 오버헤드를 설계적인 측면과 타이밍 측면으로 분석하고, 그에 맞는 낸드 플래시 메모리 컨트롤러의 구조를 제시한다. 페이지의 크기에 따른 액세스 시간을 시뮬레이션을 통해 분석한 결과, 읽기 동작 시, 분산형 정책의 액세스 시간이 수집형 정책에 비해 짧았고 페이지의 크기가 커질수록 감소율이 컸다. 실험에 사용된 16KB의 페이지 크기를 갖는 낸드 플래시 메모리의 경우 분산형 정책의 액세스 시간이 수집형 정책에 비해 13.6% 감소하였다. 이는 4GB 크기의 영상 파일을 읽을 때 약 1분가량의 시간이 단축되는 효과를 얻을 수 있다. 또한 읽기 동작이 많은 SSD(solid state drive)의 특성 상 전반적인 시스템의 성능 향상을 기대할 수 있다.

This paper presents a new method of parity storing for ECC(error correcting code) in SSD (solid-state drive) and suitable structure of the controller. In general usage of NAND flash memory, we partition a page into data and spare area. ECC parity is stored in the spare area. The method has overhead on area and timing due to access of the page memory discontinuously. This paper proposes a new parity policy storing method that reduces overhead and R(read)/W(write) timing by using whole page area continuously without partitioning. We analyzed overhead and R/W timing. As a result, the proposed parity storing has 13.6% less read access time than the conventional parity policy with 16KB page size. For 4GB video file transfer, it has about a minute less than the conventional parity policy. It will enhance the system performance because the read operation is key function in SSD.

비휘발성, 저전력 소모, 안정성 등의 장점을 가진 NAND 플래시 메모리는 고집적화, 대용량화, 저가격화를 통하여 다양한 디지털시스템의 데이터 저장장치로 사용되고 있다. 플래시 메모리의 다양한 분야에서의 응용 확대와 동시에 플래시 메모리의 대용량화는 플래시 메모리의 주소 변환 테이블의 전체 크기를 증가시켜 SRAM에 저장하기에 용량이 부족한 문제점을 발생시킨다. 본 논문에서는 하이브리드 변환 기법 기반의 플래시 메모리 파일 시스템에서 페이지 주소 캐시를 이용한 효율적인 주소 테이블 관리 정책을 제안한다. 제안하는 기법은 다양한 메타 데이터 기반의 전체 테이블의 정보를 맵블록을 이용하여 효율적으로 통합 관리함으로써 높은 성능을 유지할 수 있다. PC 환경에서의 다양한 응용프로그램을 실험한 결과 제안하는 페이지 주소 캐시는 2.5% 이하의 낮은 미스율로 높은 효율성을 유지하며 전체 쓰기 연산 요청에서 평균 33%의 실제 쓰기 연산의 실행으로 전체 쓰기 연산에서 발생하는 오버헤드를 줄여 주었다.

Flash memory has been used by many digital devices for data storage, exploiting the advantages of non-volatility, low power, stability, and so on, with the help of high integrity, large capacity, and low price. As the fast growing popularity of flash memory, the density of it increases so significantly that its entire address mapping table becomes too big to be stored in SRAM. This paper proposes the associated page address cache with an efficient table management scheme for hybrid flash translation layer mapping. For this purpose, all tables are integrated into a map block containing entire physical page tables. Simulation results show that the proposed scheme can save the extra memory areas and decrease the searching time with less 2.5% of miss ratio on PC workload and can decrease the write overhead by performing write operation 33% out of total writes requested.

최근 급격한 기술의 발달로 다양한 시스템에서 발생하는 데이터양이 증가하고 있으며, 많은 양의 빅데이터(big data)를 처리해야 하는 엔터프라이즈 서버(enterprise server)와 데이터 센터(data center)의 경우 비용이 증가하더라 도 높은 안정성과 고성능의 저장 장치를 적용하는 것이 필요하다. 이러한 시스템에서는 고성능의 읽기/쓰기 성능을 제 공하는 SSD(solid state disk)를 저장 장치로 사용하는 경우가 많다. 그러나, 페이지 단위로 읽기 쓰기를 하고 블록 단위로 지우기 연산을 해야하고 쓰기 전 지우기 연산을 수행해야 하는 특징 때문에 중복 쓰기가 다발할 경우 성능이 저하되는 문제가 있다. 따라서 이러한 성능 저하 문제를 지연시키기 위해 SSD의 내부적으로 초과 제공 (over-provision) 기술을 적용하고 있다. 그러나 초과 제공 기술은 성능 대신 많은 저장공간의 비용을 소모하는 단점이 있기 때문에 적정 성능 이상의 비효율적인 기술의 적용은 과대한 비용을 지불하게 만드는 문제가 있다. 본 논문에서는 SSD에서 다양한 초과 제공을 적용하였을 때 발생하는 성능과 비용을 측정하고, 이를 기반으로 시스템에 최적화된 초과 제공 비율을 예측하는 방법을 제안했다. 본 연구를 통해 빅데이터를 처리하는 시스템에서 성능의 요구사항을 만족하기 위한 비용과의 절충점(trade-off)를 찾을 수 있을 것으로 기대한다.

Recently, With the recent rapid development of technology, the amount of data generated by various systems is increasing, and enterprise servers and data centers that have to handle large amounts of big data need to apply high-stability and high-performance storage devices even if costs increase. In such systems, SSD(solid state disk) that provide high performance of read/write are often used as storage devices. However, due to the characteristics of reading and writing on a page-by-page basis, erasing operations on a block basis, and erassing-before-writing, there is a problem that performance is degraded when duplicate writes occur. Therefore, in order to delay this performance degradation problem, over-provision technology of SSD has been applied internally. However, since over-provided technologies have the disadvantage of consuming a lot of storage space instead of performance, the application of inefficient technologies above the right performance has a problem of over-costing. In this paper, we proposed a method of measuring the performance and cost incurred when various over-provisions are applied in an SSD and predicting the system-optimized over-provided ratio based on this. Through this research, we expect to find a trade-off with costs to meet the performance requirements in systems that process big data.

최근 빅데이터를 수용하기 위한 대용량 저장 장치가 필요한 엔터프라이즈 저장 시스템에서는 비용과 크기 대비 직접도가 높은 대용량의 플래시 메모리 기반 저장 장치를 많이 사용하고 있다. 본 논문에서는 엔터프라이즈 대용량 저장 장치의 신뢰도와 이용성에 직접적인 영향을 주는 플래시 메모리 미디어의 수명을 극대화 하기 위해 경사하강법을 적용한 고효율 수명 예측 방법을 제안한다. 이를 위해 본 논문에서는 불량 발생 빈도를 학습하기 위한 메타 데이터를 저장하는 매트릭스의 구조를 제안하고 메타데이터를 이용한 비용 모델을 제안한다. 또한 학습된 범위를 벗어난 불량이 발생 했을 때 예외 상황에서의 수명 예측 정책을 제안한다. 마지막으로 시뮬레이션을 통해 본 논문에서 제안하는 방법이 이전까지 플래시 메모리의 수명 예측을 위해 사용되어 온 고정 횟수 기반 수명 예측 방법과 예비 블록의 남은 비율을 기반으로 하는 수명 예측 방법 대비 수명을 극대화 할 수 있음을 증명하여 우수성을 확인했다.

Recently, enterprise storage systems that require large-capacity storage devices to accommodate big data have used large-capacity flash memory-based storage devices with high density compared to cost and size. This paper proposes a high-efficiency life prediction method with slope descent to maximize the life of flash memory media that directly affects the reliability and usability of large enterprise storage devices. To this end, this paper proposes the structure of a matrix for storing metadata for learning the frequency of defects and proposes a cost model using metadata. It also proposes a life expectancy prediction policy in exceptional situations when defects outside the learned range occur. Lastly, it was verified through simulation that a method proposed by this paper can maximize its life compared to a life prediction method based on the fixed number of times and the life prediction method based on the remaining ratio of spare blocks, which has been used to predict the life of flash memory.

NAND 플래시 메모리는 스마트 폰, 휴대용 미디어 플레이어, 디지털 카메라, 노트북 등과 같은 다양한 모바일 장치의 저장 매체로서 사용이 점차 증대되고 있다. 플래시 메모리의 용량이 증가하면서, 플래시 메모리에서의 색인 구조의 사용도 점차 중요해지고 있다. B+-트리는 디스크 기반의 저장 시스템에서 가장 널리 쓰이는 인덱스 구조 중의 하나이다. 그러나 ‘쓰기 전 삭제’와 ‘비대칭적인 읽기/쓰기 속도’와 같은 플래시 메모리의 독특한 특성으로 인해, B+-트리 색인을 플래시 기반의 저장 시스템에 바로 적용하는 것은 심각한 쓰기 비용을 초래한다. 본 논문에서는 SBBF라 불리는, NAND 플래시 메모리에서의 B+-트리를 위한 공간 효율적인 버퍼 관리 기법을 제안한다. 제안 기법은 플래시 메모리로 보내지는 쓰기 요청의 수를 줄이기 위해, B+-트리의 변경 사항들을 버퍼에 저장한다. 기존 연구와 비교하여, 제안하는 방법은 버퍼 공간의 사용을 최적화하여 동일한 크기의 버퍼에 더 많은 변경 사항들을 저장할 수 있다. 이로 인해 플래시 메모리로 보내지는 쓰기 요청의 수를 크게 감소시킬 수 있다. 실제 데이터를 사용한 실험 결과를 통해, 제안 방법은 플래시 메모리로 보내지는 쓰기 요청의 수 측면에서 기존 방법에 비해 15% 이상의 성능 향상을 가져옴을 보인다.

NAND flash memory is becoming widely used as storage media for various mobile devices such as smart phones, portable media players (PMPs), digital cameras, and laptops. As the capacity of flash memory increases, the use of index structures on flash memory becomes more important. The B+-tree is one of the most popular index structures used in disk-based storage systems. However, due to the unique characteristics of flash memory, such as erase-before-write, and asymmetric read/write speed, the direct application of B+-tree index structures to flash-based storage systems incurs excessive write overhead. In this paper, we propose a space-efficient buffer management scheme for B+-trees on NAND flash memory, called SBBF. The proposed scheme stores changes made to a B+-tree in the buffer to reduce the number of write requests to flash memory. Compared to previous work, the proposed scheme can store more changes in the same size buffer by optimizing the use of the buffer space. Consequently, the number of write requests to flash memory is significantly reduced. The experimental results with real workloads show that the proposed scheme outperforms previous work by over 15% in terms of the number of write requests to flash memory.

As compared to other types of flash memory, NAND flash memory is attracting attention as the next generation storage device for its low power use and fast access speed, which make it suitable for ubiquitous and mobile environment. In particular, flash memory is being used in storage devices in many fields, including the memory system of small mobile devices, as well as SSD (solid state disk) of large memory. Active research is underway for the efficient use of flash memory. However, NAND flash memory based storage devices exhibit unique hardware characteristics, such as erasing structure, and the B-tree index structure causes performance degradation when repeated writing requests are made. In order to enhance these problems, the present paper proposes to use NAND flash memory-based failure recovery improvement technique using the T*-tree. After conducting performance evaluation of the proposed technique and the existing technique, the proposed technique was found to be more efficient in its performance by 69%, compared to the existing technique.

Unlike disk-based database, memory-based database mostly uses memories with small capacity and NAND flash memories for rapid data processing in low power battery environments. NAND flash memories are strong against physical shocks and have an advantage of rapid access speed, but it also has a shortcoming of functional deterioration due to a slow processing speed because of its structural impossibility of in-place-update. In order to solve such functional deterioration problem of NAND flash memories, the hybrid hash index technique, which minimizes split operations of overflow bucket using expanded hash index, is suggested. The technique immediately allocates overflow bucket as soon as split operation occurs, to solve the functional deterioration problem by reducing occurrence of additional operations. However, such technique also has a shortcoming of functional deterioration as it processes search or editing operations on additional overflow bucket in an order as it processes sequential files. Therefore, this study proposes a hybrid hash B+tree index technique of which the function has been enhanced by saving information of overflow bucket at B+tree index. Lastly this paper proves that the proposed technique is more favorable than the previous technique through experiments and analysis.

낸드 플래시 메모리를 사용하는 모바일 기기는 특성 상 안정적인 전원공급을 보장받지 못하기 때문에 낸드 플래시 메모리 파일 시스템은 안정성 확보를 위한 대책을 마련해야 한다. 대표적인 낸드 플래시 메모리 전용 파일 시스템으로 JFFS2와 YAFFS가 있는데, JFFS2는 안정적이지만 마운트 되는데 걸리는 속도가 느린 문제 가 있다. 반면, YAFFS는 JFFS2에 비해 상대적으로 마운트 속도의 성능이 우수하지만, 안정성에 문제가 있다. 이에 본 논문에서는 기본적인 성능이 우수한 YAFFS를 기반으로 예기치 않은 정전과 같은 상황이 발생하여도 파일 시스템이 오동작하지 않고, 일관성 있게 복구가 가능하도록 낸드 플래시 메모리를 위한 파일 시스템의 안정성 향상 기법을 설계 및 구현하였다. 파일 수정 시 무효화 처리 대신 버전에 의한 관리로 파일 시스템의 안정성 및 성능을 향상시켰으며, 클리닝 프로세스 정책에 의해 메모리 소비량이 필요없이 커지지 않도록 하였다. 그 결과, 안정성 테스트를 수행하여 본 논문에서 제안한 기법이 낸드 플래시 메모리 파일 시스템의 안정성을 향상시킨 것과 파일 수정 시 쓰기 속도가 YAFFS보다 약 33% 우수하게 향상된 것을 확인하였다.

Due to the fact that mobile products using the NAND flash memory have unstable power supply, the file system for the NAND flash memory requires mechanism to guarantee stability. JFFS2 and YAFFS are widely known as file systems for the NAND flash memory. The former is stable but slower in mounting operation; the letter has superior performance in mounting, but it has stability problem. In this thesis, we designed and implemented YAFFS-based file system to remove malfunction problem after crash and to recover it with consistency. The stability and performance of file system for the NAND flash memory are enhanced through managing page version instead of invalidating page when a file is modified. Also implemented the cleaning process to optimize memory usage. Robustness and power failure tests are performed to confirm stability of file system. The tests show that the throughput in modifying file has been improved approximately 33% compared to YAFFS.

In modern storage system, most file system uses journaling operation to preserve data in-safe and recover fast from power loss. However, journaling operations generate excessive IO requests and degrades IO throughput. In addition to that, it also makes a lot of possible-discard regions that could be invalidated physically through discard command. However, due to it short period of time between journal transactions, there occur a lot of tiny lurked discard regions which give much overheads. In this paper, we identify that there exist many tiny lurked discard regions between successive journaling commit operations, and investigate a dynamic interval controlling scheme of journal transactions commit to reduce tiny lurked discard regions, as well as enlarge IO size of upcoming commit transaction. With the help or dynamic controlling of transaction interval, overall IO bandwidth can be enhanced.

플래시 메모리는 내장형 기기에 적합한 저장매체로 다양한 응용분야에 사용되어 왔다. 특히, 최근 내장형 기 기가 필요로 하는 저장매체의 용량이 증가하면서 기존에 주로 사용되어 왔던 NOR 플래시 메모리에 비해 집적 도가 높고 비용이 저렴한 NAND 플래시 메모리의 이용이 증가하고 있다. 하지만 이전까지의 플래시 메모리 파 일시스템에 대한 연구는 주로 NOR 플래시 메모리에 초점이 맞추어져 있었으며 NAND 플래시 메모리에 적합한 플래시 전용 파일시스템에 대한 연구는 미진했다. 이에 본 논문에서는 파일시스템에서 NAND 플래시 메모리를 효율적으로 사용할 수 있도록 접근계층을 설계하고 구현하였으며, 이 접근계층을 바탕으로 NAND 플래시 메모 리 전용 파일시스템을 설계하고 구현하였다. 구현된 파일시스템은 기존에 연구되어진 플래시 메모리 전용 파일 시스템에 비해 최대 50% 정도 향상된 성능을 보이고 있다.

The flash memory have been used diverse applications as suitable storage medium for embedded devices. Especially, as capacity of storage mediums which are needed by embedded devices increases recently, utilization of the NAND flash memory is increased because this memory is cheaper and more density than the existing NOR flash memory which is mainly used. Previous researches into flash memory file systems mainly focuses on NOR flash memory. However, researches into file systems for NAND flash memory only are insufficient. Thus, this papers designs and implements access layers in order that file systems can use efficiently NAND flas memory. The developed file system shows maximum 50% improved performance rather than previous researched file systems for flash memory only.

보안키 생성기법으로 하드웨어 또는 소프트웨어 관련 생성기법들이 다양하게 제안되고 있다. 본 연구는 기존의 보안키 생성기법들을 분석하여, NAND 플래시 메모리의 Bad Block 정보를 이용하는 새로운 보안키인 NBSK(NAND Bad block based Secure Key)을 설계하고 이를 이용한 암호화기법을 제안한다. NAND 플래시 메모리에 존재하는 Bad Block은 생산중에 발생하기도 하고 사용 도중에 발생하기도 한다. 생산중 발생하는 초기 Bad Block 정보는 변하지 않으며, 사용도중 발생하는 Bad Block 정보는 주기적으로 변할 수 있다는 특성을 가지고 있다. 따라서 본 연구는 NAND 플래시 메모리 생산중에 발생하는 초기의 Bad Block 정보의 물리주소를 이용하여 보안키로 활용할 수 있도록 암호화키를 설계하고 이를 이용한 암호화 기법을 제안한다. 제안 기법을 이용하면 보안키의 생성과 분배의 단순성과 보안키의 인증성과 기밀성 등의 일반적인 보안 특성을 만족할 수 있다.

Security key generation method by hardware or software related techniques have been variously proposed. This study analyzed the existing security key generation techniques, and propose the design of a new NAND Bad block based security key(NBSK) using a Bad Block information in the NAND flash memory, and propose a new encryption method using the same. Bad Block present in the NAND flash memory is also generated during production and sometimes occur during operations. Initial Bad Block information generated during production is not changed, Bad Block information that may occur during operation has a characteristic that can be changed periodically. This study is designed of the new secure key using initial Bad Block information physical address generated during manufacturing a NAND flash memory, and proposed of the new encryption method. With the proposed key and method can satisfy the general security characteristics, such as the creation and distribution of the secure key authentication and confidentiality and the simplicity of the security key.

최근 새롭게 보급되는 휴대기기(스마트폰, 울트라북, 태블릿 PC)로 인하여 고용량과 빠른 속도를 원하는 소비자가 증가하고 있다. 이에 따라 Flash Memory의 수요도 지속적으로 증가하고 있다. Flash Memory는 NAND형과 NOR형으로 구분되어 있다. NAND형 Flash Memory는 NOR형 Flash Memory에 비해 속도는 느리지만 가격이 저렴하다. 그렇기 때문에 NAND형 Flash Memory는 Mobile 시장에서 많이 사용되어지고 있다. 그래서 Flash Memory Test를 위한 Fault 검출은 메우 중요하다. 본 논문에서는 Fault 검출 향상을 위한 NAND형 Flash Memory의 Pattern Test를 위한 PMBIST를 제안한다.

It has been an increase in consumers who want a high-capacity and fast speed by the newly diffused mobile device(Smart phones, Ultra books, Tablet PC). As a result, the demand for Flash Memory is constantly increasing. Flash Memory is separated by a NAND-type and NOR-type. NAND-type Flash Memory speed is slow, but price is cheaper than the NOR-type Flash Memory. For this reason, NAND-type Flash Memory is widely used in the mobile market. So Fault Detection is very important for Flash Memory Test. In this paper, Proposed PMBIST for Pattern Test of NAND-type Flash Memory improved Fault detection.

본 논문은 3D NAND Flash memory에서 tapering된 O/N/O(Oxide/Nitride/Oxide) 구조와 blocking oxide를 ferroelectric material로 대체한 O/N/F(Oxide/Nitride/Ferroelectric) 구조의 V_th(Threshold Voltage) 변화량을 분석했다. Tapering 각도가 0°일 때 O/N/F 구조는 O/N/O 구조보다 저항이 작고 WL(Word-Line) 상부와 WL 하부의 V_th 변화량이 감소한다. Tapering된 3D NAND Flash memory는 WL 상부에서 WL 하부로 내려갈수록 channel 면적이 감소하며 channel 저항이 증가한다. 따라서 tapering 각도가 증가할수록 WL 상부의 V_th가 감소하고 WL 하부의 V_th는 증가한다. Tapering된 O/N/F 구조는 channel 반지름 길이와 비례하는 V_fe로 인해 WL 상부의 V_th는 O/N/O 구조보다 더 감소한다. 또한 O/N/F 구조의 WL 하부는 O/N/O 구조보다 V_th가 증가하기 때문에 tapering 각도에 따른 V_th 변화량이 O/N/O 구조보다 더 증가한다.

This paper analyzed the V_th (Threshold Voltage) variations in 3D NAND Flash memory with tapered O/N/O (Oxide/Nitride/Oxide) structure and O/N/F (Oxide/Nitride/Ferroelectric) structure, where the blocking oxide is replaced by ferroelectric material. With a tapering angle of 0°, the O/N/F structure exhibits lower resistance compared to the O/N/O structure, resulting in reduced V_th variations in both the upper and lower regions of the WL (Word Line). Tapered 3D NAND Flash memory shows a decrease in channel area and an increase in channel resistance as it moves from the upper to the lower WL. Consequently, as the tapering angle increases, the V_th decreases in the upper WL and increases in the lower WL. The tapered O/N/F structure, influenced by V_fe proportional to the channel radius, leads to a greater reduction in V_th in the upper WL compared to the O/N/O structure. Additionally, the lower WL in the O/N/F structure experiences a greater increase in V_th compared to the O/N/O structure, resulting in larger V_th variations with increasing tapering angles.

본 논문에서는 3D NAND Flash memory의 O/N/O(Oxide/Nitride/Oxide) 구조와 blocking oxide를 ferroelectric material로 대체한 O/N/F(Oxide/Nitride/Ferroelectric) 구조의 current path를 분석했다. O/N/O 구조는 V_read가 인가되면 neighboring cell의 E-field로 인해 current path가 channel 후면에 형성된다. 반면 O/N/F 구조는 ferroelectric material의 polarization으로 인해 electron이 channel 전면으로 이동하여 current path가 전면에 형성된다. 또한 channel thickness와 channel length에 따른 소자 특성을 분석했다. 분석 결과 O/N/F 구조의 전면 electron current density 증가는 O/N/O 구조보다 2.8배 더 높았고 O/N/F 구조의 전면 electron current density 비율이 17.7% 높았다. 따라서 O/N/O 구조보다 O/N/F 구조에서 전면 current path가 더 효과적으로 형성된다.

In this paper, we analyzed the current path in the O/N/O (Oxide/Nitride/Oxide) structure of 3D NAND Flash memory and in the O/N/F (Oxide/Nitride/Ferroelectric) structure where the blocking oxide is replaced by a ferroelectric. In the O/N/O structure, when V_read is applied, a current path is formed on the backside of the channel due to the E-fields of neighboring cells. In contrast, the O/N/F structure exhibits a current path formed on the front side due to the polarization of the ferroelectric material, causing electrons to move toward the channel front. Additionally, we performed an examination of device characteristics considering channel thickness and channel length. The analysis results showed that the front electron current density in the O/N/F structure increased by 2.8 times compared to the O/N/O structure, and the front electron current density ratio of the O/N/F structure was 17.7% higher. Therefore, the front current path is formed more effectively in the O/N/F structure than in the O/N/O structure.

본 논문에서는 ferroelectric(HfO₂)구조가 적용된 3D NAND flash memory의 parameter에 따른 lateral charge migration의 retention과 V_th를 분석하였다. P_s가 클수록 Program 시 ferroelectric에서 가능한 최대 polarization이 크기 때문에 초기 V_th는 P_s 25µC/cm² 보다 P_s 70µC/cm²에서 약 1.04V차이로 커진다. 또한 Program 이후 trap된 전자는 시간이 지남에 따라서 lateral charge migration이 발생한다. Program 이후 gate에 전압을 가하지 않고 ferroelectric은 polarization을 유지하기 때문에 P_s와 크게 관계없이 P_r이 클수록 polarization이 커지고 lateral charge migration에 의한 ∆V_th는 P_r 5µC/cm² 보다 P_r 50µC/cm²에서 약 1.54V차이로 작아진다.

In this paper, retention characteristics of lateral charge migration according to parameters of 3D NAND flash memory to which ferroelectric (HfO₂) structure is applied and ∆V_th were analyzed. The larger the P_s, the greater maximum polarization possible in ferroelectric during Programming. Therefore, the initial V_th increases by about 1.04V difference at P_s 70µC/cm² than at P_s 25µC/cm². Also, electrons trapped after the Program operation causes lateral charge migration over time. Since ferroelectric maintains polarization without applying voltage to the gate after Programming, regardless of P_s value, polarization increases as P_r increases and the ∆V_th due to lateral charge migration becomes smaller by about 1.54V difference at P_r 50µC/cm² than P_r 5µC/cm².

본 논문에서는 SPICE를 사용한 16단 3D NAND Flash memory compact modeling을 제안한다. 동일한 structure와 simulation 조건에서 Down Coupling Phenomenon(DCP)과 Natural Local Self Boosting(NLSB)에 대한 channel potential을 Technology Computer Aided Design(TCAD) tool Atlas(Silvaco^TM)와 SPICE로 simulation하고 분석했다. 그 결과 두 현상에 대한 TCAD와 SPICE의 channel potential이 매우 유사한 것을 확인할 수 있었다. SPICE는 netlist를 통해 소자 structure를 직관적으로 확인할 수 있다. 또한, simulation 시간이 TCAD에 비해 짧게 소요된다. 그러므로 SPICE를 이용하여 3D NAND Flash memory의 효율적인 연구를 기대할 수 있다.

In this paper, we propose the 16-layer 3D NAND Flash memory compact modeling using SPICE. In the same structure and simulation conditions, the channel potential about Down Coupling Phenomenon(DCP) and Natural Local Self Boosting (NLSB) were simulated and analyzed with Technology Computer Aided Design(TCAD) tool Atlas(Silvaco^TM) and SPICE, respectively. As a result, it was confirmed that the channel potential of TCAD and SPICE for the two phenomena were almost same. The SPICE can be checked the device structure intuitively by using netlist. Also, its simulation time is shorter than TCAD. Therefore, using SPICE can be expected to efficient research on 3D NAND Flash memory.

본 논문에서는 I/O Filter Driver 와 NAND FLASH Memory의 적용을 통한 HDD 저장장치의 느린 I/O 성능을 개선하기 위한 방법에 대해 연구했다. 반도체 부품으로서 빠른 I/O 성능을 보이는 NANDFLASH Memory의 적용과 이를 구동시키기 위한 Filter Driver (Device Driver)를 적용했으며, 이를 통해 HDD 저장장치의 향상된 I/O성능을 분석하고 개선하는 방법을 제안한다.

In this paper, we research the method for HDD I/O Performance improvement by Filter Driver &NAND FLASH Memory. We analyze the effect of the operation of the Device Driver & NAND FLASH Memory and propose the method for the HDD I/O Performance improvement.