Earticle

Data races are the hardest defect to handle in multithreaded programs due to the non-deterministic interleaving of concurrent threads. It incurs the expensive costs of dynamic data race detection to monitor all of memory operations to shared memory locations. This paper presents a hierarchical filtering method that removes unnecessary monitoring memory operations from three levels of binary image, and evaluates empirically the effectiveness of the filtering method for dynamic data race detection. The empirical results using a set of benchmarks show that our filtering method reduces the average runtime overhead to over 50% of dynamic data race detection.

With the recent advances in AI (artificial intelligence) and HPC (high-performance computing) technologies, deep learning is proliferated in various domains of the 4th industrial revolution. As the workload volume of deep learning increasingly grows, analyzing the memory reference characteristics becomes important. In this article, we analyze the memory reference traces of deep learning workloads in comparison with traditional workloads specially focusing on read and write operations. Based on our analysis, we observe some unique characteristics of deep learning memory references that are quite different from traditional workloads. First, when comparing instruction and data references, instruction reference accounts for a little portion in deep learning workloads. Second, when comparing read and write, write reference accounts for a majority of memory references, which is also different from traditional workloads. Third, although write references are dominant, it exhibits low reference skewness compared to traditional workloads. Specifically, the skew factor of write references is small compared to traditional workloads. We expect that the analysis performed in this article will be helpful in efficiently designing memory management systems for deep learning workloads.

Recently, a novel multi-bit nonvolatile memory based on double gate (DG) MOSFET is proposed to overcome the short channel effects and to increase the memory density. We need more complex voltage schemes for DG MOSFET devices. In view of peripheral circuits driving memory cells, one should consider various voltage sources used for several operations. It is one of the key issues to minimize the number of voltage sources. This criterion needs more caution in considering a DG nonvolatile memory cell that inevitably requires more number of events for voltage sources. Therefore figuring out the permissible range of operating bias should be preceded for reliable operation. We found that reliable operation largely depends on the depletion conditions of the silicon channel according to charge amount stored in the floating gates and the negative control gate voltages applied for read operation. We used Silvaco Atlas, a 2D numerical simulation tool as the device simulator.

디바이스 드라이버의 결함은 시스템 실패의 주요 원인이다. 임베디드 디바이스 드라이버는 세심히 검증되어야 하지만, 디바이스 드라이버는 디바이스 동작에 큰 연관이 있기 때문에 단독으로 검증하기 어렵다. 비동기적인 디바이스의 DMA 동작들은 보통 복잡한 구조를 가질 수 있으며 비결정적인 조건상에서 발생하는 문제가 있을 경우 재현하기가 매우 어렵다. 이러한 관점에서, 실제와 동일한 인터페이스를 가지고 있는 가상 디바이스를 사용하게 되면, 코드의 변경 없이 디바이스 내부 상태 변화를 관찰 할 수 있다. 본 논문에서는 가상 디바이스를 활용하여 DMA 동작과 CPU 의 메모리 접근간의 충돌을 감시할 수 있는 방법을 제시한다. 가상 임베디드 시스템을 QEMU full system emulator 상에서 동작시키고, CPU 와 가상디바이스의 시스템 버스에 대한 메모리 접근을 추적하는 기능을 개발하였다.

디바이스 드라이버의 결함은 시스템 실패의 주요 원인이다. 임베디드 디바이스 드라이버는 세심히 검증되어야 하지만, 디바이스 드라이버는 디바이스 동작에 큰 연관이 있기 때문에 단독으로 검증하기 어렵다. 비동기적인 디바이스의 DMA 동작들은 보통 복잡한 구조를 가질 수 있으며 비결정적인 조건상에서 발생하는 문제가 있을 경우 재현하기가 매우 어렵다. 이러한 관점에서, 실제와 동일한 인터페이스를 가지고 있는 가상 디바이스를 사용하게 되면, 코드의 변경 없이 디바이스 내부 상태 변화를 관찰 할 수 있다. 본 논문에서는 가상 디바이스를 활용하여 DMA 동작과 CPU 의 메모리 접근간의 충돌을 감시할 수 있는 방법을 제시한다. 가상 임베디드 시스템을 QEMU full system emulator 상에서 동작시키고, CPU 와 가상디바이스의 시스템 버스에 대한 메모리 접근을 추적하는 기능을 개발하였다.

본 논문에서는 CUDA 기반에서의 공유 메모리를 이용하여 Sobel 마스크 처리기법를 구현한다. 기존의 공유 메모리를 사용한 Sobel 방법의 경우, replication을 위해 글로벌 메모리에 접근횟수가 늘어남에 따라 속도가 낮아진다는 단점이 있었다. 본 논문에서는 먼저 replication을 공유 메모리가 아닌 글로벌 메모리에서 수행한 후, 블록 복사를 통한 공유 메모리에 복사, sobel 연산을 수행하였다. 그 결과 기존의 공유 메모리만 사용한 알고리즘 보다 평균 30%의 성능향상을 확인 할 수 있었다.

In this paper, we implement Sobel mask operations using shared memory in CUDA environment. In the conventional method for mask operations using shared memory, there are some drawbacks of performance degradation as increasing the accesses on the global memory for image replications. Therefore, in this paper, we perform the replications operations on the global memory firtly and copy those blocks to the shared memory, and finally process Sobel mask oparations. The proposed algorithm minimizes the number of accessing to the global memory, so we get the higher speed-up factor about 30% as compared as the conventional algorithms.

본 논문에서는 RFID 전자태그에 부착된 메모리의 정보를 접근할 때 발생하는 태그 연산 실행의 불완전성에 따른 태그 데이터의 불일치 문제를 분석하고, 이를 해결하기 위한 프로토콜을 제안한다. 수동형 RFID 태그는 통신의 불확실성과 단절성으로 인해 태그 메모리 접근연산의 완전한 실행을 보장하지 못하므로, 불완전하게 실행된 연산으로 인해 태그 데이터의 비일관성을 초래하는 문제가 발생한다. 본 논문에서는 태그 접근의 일관성을 유지하면서 불완전 연산의 실행을 완료시키기 위한 동시성 제어 프로토콜을 제안한다. 이 프로토콜은 불완전 실행된 연산의 대상태그를 연속질의로 정의하고 태그의 인식을 모니터링 함으로써 다른 연산들에 의한 불확실 데이타의 접근을 차단하고, 재수행을 통해 불완전하게 실행된 연산의 수행을 완료시킨다. 또한, 증명을 통해 제안한 프로토콜의 정확성, 일관성을 입증하였으며, 실험을 통해 본 프로토콜이 기존의 일관성 유지기법보다 좋은 성능을 나타냄을 보였다.

This paper analyzes the tag data inconsistency problem caused by incomplete execution of the tag access operation to the RFID tag's memory and proposes a protocol to control consistent tag data accesses with finalizing the incomplete operation. Passive RFID tag cannot guarantee complete execution of the tag access operations because of uncertainty and unexpected disconnection of RF communications. This leads to the tag data inconsistency problem. To handle this, we propose a concurrency control protocol which defines incomplete tag operations as continuous queries and monitors the tags're-observation continuously. The protocol finalizes the incomplete operation when the tag is re-observed while it blocks inconsistent data accesses from other operations. We justify the proposed protocol by analyzing the completeness and consistency. The experiments show that the protocol shows better performance than the traditional lock-based concurrency control protocol.

Nonvolatile memory (NVM) is being considered as an alternative of traditional memory devices such as SRAM and DRAM, which suffer from various limitations due to the technology scaling of modern integrated circuits. Although NVMs have advantages including nonvolatility, low leakage current, and high density, their inferior write performance in terms of energy and endurance becomes a major challenge to the successful design of NVM-based memory systems. In order to overcome the aforementioned drawback of the NVM, extensive research is required to develop energy- and endurance-aware optimization techniques for NVM-based memory systems. However, researchers have experienced difficulty in finding a suitable simulation tool to prototype and evaluate new NVM optimization schemes because existing simulation tools do not consider the feature of NVM devices. In this article, we introduce a NVM-based cache simulator to support rapid prototyping and evaluation of NVM-based caches, as well as energy- and endurance-aware NVM cache optimization schemes. We demonstrate that the proposed NVM cache simulator can easily prototype PRAM cache and PRAM+STT-RAM hybrid cache as well as evaluate various write traffic reduction schemes and wear leveling schemes.

전 세계의 스마트폰 보급률이 증가와 함께 새로운 형태의 스마트 워치, 구글 글래스 등의 모바일 장비들이 등장하고 있다. 이는 제한된 자원을 사용하는 스마트폰 환경에서 효율적으로 CPU, 메모리, 저장 장치들을 효과적으로 사용하기 위한 연구를 필요로 한다. 이에 본 논문에서는 안드로이드 환경에서 부족 메모리의 공간 확보를 위해 동일한 내용의 페이지 캐시를 찾고, 중복 제거하는 기법을 제안한다. 이는 부족한 메모리 공간 확보와 캐시를 지속하여 I/O 연산의 빈도를 줄여 스마트폰 성능 향상을 가져올 것으로 기대된다.

1.8V,4Gb DDR SDRAM설계 및 제작을 수행하였다. DRAM동작 시 발생하는 Bit Line간 CouplingNoise를 보상하기 위한 Twisted Open Bit Line 구조를 제안하였다. Low Voltage Operation으로 인한 Bit Line Sense Amplifier 의 동작 저하를 보상하기 위한 BL S/A Pre-Sensing 방식 및 Reference Bit Line Voltage Calibration 구조를 제안하였다. Chip면적 증가로 인한 동작속도 감소의 보상을 위해 Repeater Driver 구조를 Core 및 Periphery Circuit에 적용하여 동작 대비 Chip 면적의 증가를 최소화 하도록 하였다.