Earticle

본 연구는 월 단위로 집계된 관광지 방문객 통계를 일 단위로 분해하여 정밀한 관광지 방문객 수 예측을 수행하기 위한 통계적·머신러닝 기반 프레임워크를 제시한다. 연구 대상은 2022년 1월부터 2024년 12월까지의 제주지역 21개 주요 관광지이며, Denton-PFD(Proportional First Difference) 기법을 활용하여 월별 방문객 수를 일 단 위 시계열로 변환하였다. 이후 강수량, 기온, 풍속 등 기상 변수와 주말, 공휴일, 성수기 여부를 나타내는 캘린더 변 수를 결합하고, XGBoost, Random Forest, LightGBM을 결합한 트리 기반 앙상블 모델을 구축하였다. 모델 성능 평가는 대칭 평균 절대 백분율 오차(sMAPE)를 통해 수행되었으며, Denton-PFD 기반 데이터셋은 균등 분해 데이터셋 대비 월평균 방문객 수 중·상위 그룹에 해당하는 관광지에서 예측 성능을 평균 약 23% 향상시킨 것으로 나타났다. 연구 결과, Denton-PFD 기반 일 단위 분해는 월 단위 데이터의 정보 손실을 최소화하면서 외생 변수에 따른 단기 변동성을 효과적으로 반영함을 실증하였다. 이는 관광지 방문객 수 예측 연구에서 고빈도 시계열을 구성 하는 새로운 방법론적 기반을 제시하며, 나아가 관광지 단위의 일별 수요 관리 및 혼잡 완화 정책 수립을 위한 근거 로 활용될 수 있다.

This study presents a statistical and machine learning-based framework to perform precise daily visitor count predictions by decomposing monthly aggregated tourist attraction visitor statistics into daily components. The study subjects are 21 major tourist attractions in the Jeju region from January 2022 to December 2024. The Denton-PFD (Proportional First Difference) technique was used to convert monthly visitor counts into daily time series. We then combined meteorological variables such as precipitation, temperature, and wind speed with calendar variables including weekends, public holidays, and indicators of peak season status, and built a tree-based ensemble model that integrates XGBoost, Random Forest, and LightGBM. Model performance was evaluated using symmetric mean absolute percentage error (sMAPE). The Denton-PFD-based dataset demonstrated an average improvement of approximately 23% in prediction performance compared to the uniformly disaggregated dataset for tourist destinations in the middle-to-upper group of monthly average visitor counts. The study demonstrated that Denton-PFD-based daily decomposition effectively captures short-term volatility driven by exogenous variables while minimizing information loss in monthly data. This provides a new methodological foundation for constructing high-frequency time series in tourism visitor forecasting research and can serve as a basis for developing daily demand management and congestion mitigation policies at the tourism destination level.

Phase frequency detector is the main component that is used in almost all high speed communication system especially in sensors. With the improving technology it is important for phase frequency detector to meet the requirement of modern communication system. Such requirements can be improved delay and less power consumption. With this idea this paper presents the Phase Frequency Detector having less power consumption and minimal delay. Conventional latch based phase frequency detectors are most commonly used, therefore we propose an enhanced phase frequency detector which can meet the requirement of modern circuits and will reduce the shortcomings of conventional circuit. In this paper standard D flip flop is simulated and then a comparison is made between conventional and proposed model .The proposed model uses two extra transistors to reduce the blind zone, dead zone which ensures improved device characteristics. Simulations are done using tanner v14.11 tools with .35 μm CMOS technology.

본 논문에서는 820.11n 규격에 적합한 Fractional-N 주파수 합성기를 설계하였다. 본 논문에서 설계한 주파수 합성기의 특징은 PFD(Phase Frequency Detector) 뒷단에 잔여 펄스를 제거하는 Pulse Remover를 연결하여 이중 궤환 Charge Pump의 안정도를 향상시켰으며, Charge Pump에서 동시에 발생하는 Up/Down 전류로 인한 Spike성 전류를 없앰으로서 스퓨리어스를 최소화 시켰다. Pulse Removed PFD를 사용함으로서 발생하는 PFD Deadzon문제는 2N+2분주와 2N-2분주기를 3차의 ${\Delta}{\Sigma}$ Modulator가 선택해줌으로 해결하였다. 삼성 0.18u 공정을 이용하여 설계 하였으며 각 블락은 Cadence spectre 를 이용하여 검증하였다.

In this paper, we introduce a charge pump PLL architecture which employs precharge phase frequency detector(PFD) and sequential PFD to achieve high frequency operation and fast acquisition. Operation frequency is increased by using precharge PFD when the phase difference is within -${\pi}\;{\sim}\;{\pi}$ and acquisition time is shortened by using sequential PFD and increased charge pump current when the phase difference is larger than |${\pi}$|. SO error detection range of proposed PLL structure is not limited to -${\pi}\;{\sim}\;{\pi}$. By virtue of this multi-phase frequency detector structure, the maximum operating frequency of 423MHz at 2.5V and faster acquisition were achieved by simulation.

In this paper, Dual PFD(Phase Frequency Detector) with improved phase locking time is proposed. The proposed PFD consists of positive and negative edge triggered D flip-flop. In order to confirm the characteristics of proposed PFD, HSPICE simulations are performed using a 0.25${\mu}{\textrm}{m}$ CMOS process. As a result of simulations, the proposed PFD has a characteristic of fast phase locking time with dead zone free.

본 연구의 목적은 홍수피해 잠재능 산정을 위하여 항목별 가중치 산정을 통한 계층화분석기법의 적용성을 평가하고자 한다. 홍수피해 잠재능 산정의 경우 유역의 특성에 따른 다양한 항목과 가중치를 적절하게 고려하여야 한다. 그러나 도시화 지역의 경우 외수력과 우수관 미설치에 대한 고려 없이 미리 정해진 절차에 의해 이루어지므로 실제 현장 조건을 정확하게 모사하지 못하고 있다. 따라서 위에서 언급한 것과 같이 두 가지 주요 항목을 홍수피해 잠재능 산정 절차에 반영하여 실제 상황을 보다 잘 모사하고 다양한 전문가 집단의 설문 결과를 반영하여 보다 정확한 판단을 하는 것이 필요하다. 연구결과 항목별 가중치 산정은 주요 항목의 가중치를 산정하는데 효과적인 것으로 나타났다. 또한 외수력과 우수관 설치를 고려한 수정 방법은 홍수피해 잠재능 산정에서 보다 좋은 결과를 제시하였다.

본 논문에서는 위상/주파수 검출기을 설계시 문제가 되는 Reference Spur을 없게 하여 Low Noise를 구현할 수 있는 No Spike PFD(Phase Frequency Detector)를 제안한다. 위상동기루프의 특별한 형태로 차지 펌프 위상동기루프가 있다. 차지 펌프위상동기 루프는 일반적으로 3-state 위상/주파수 검출기를 이용한다. 이 3-state 위상/주파수 검출기는 기준 신호와 VCO 출력 신호의 위상차에 비례하는 디지털 파형으로 출력을 내보낸다. 차지 펌프 위상동기루프 그림 1 처럼 디지털 위상/주파수 검출기(PFD), 차지 펌프(CP), 루프 필터(LF), VCO로 구성된다. PFD 는 기준 신호와 VCO 에 의해 만들어진 출력 신호를 입력받아 각각의 위상과 주파수를 비교한다. 즉, 출력 신호가 기준 신호보다 느릴 때에는 출력 신호를 앞으로 당기기 위해서 up 신호를 넘겨주고, 출력 신호가 기준 신호보다 빠를 때에는 출력 신호를 뒤로 밀기 위해 down 신호를 넘겨준다. 차지 펌프(CP)의 전류를 Ip 라고 한다면, CP 에서 LF 로 흐르거나, LF에서 CP로 흐르는 전류 Ip의 평균량이 기준 신호와 VCO 출력 신호의 위상차에 비례하는 것이다.

본 논문에서는 TSPC(True Single Phase Clocking) CMOS 회로를 이용하여 출력특성을 향상시킨 고속 PLL을 위한 이중구조 PFD(Phase Frequency Detector)를 제안한다. 넓은 dead zone과 긴 지연시간을 갖고 있는 기존의 3-state PFD는 고속 동작에 사용되는 PLL(Phase-Locked Loop)에서 사용하는 것은 부적합하다. 이러한 3-state PFD의 단점을 해결하기 위하여 다이내믹 CMOS 논리회로로 구현된 다이내믹 PFD는 duty cycle의 변화에 따라 지터 잡음을 발생하는 문제점을 갖는다. 이러한 문제를 해결하기 위하여 TSPC 회로와 이중구조를 갖도록 설계되어 제안된 PFD는 dead zone과 duty cycle의 제한조건을 개선하였고, 지터잡음과 응답특성을 개선하였다. 즉, 이중구조를 갖는 PFD는 상승에지에서 동작하는 P-PFD(Positive edge triggered PFD)와 하강에지에서 동작하는 N-PFD(Negative edge triggered PFD)로 구성하여 이득을 증가시켜 응답특성을 개선한다. 제한된 내용의 입증을 위하여 Hspice 시뮬레이션을 수행하였다. 제안된 PFD는 dead zone이 존재하지 않으며, duty cycle의 변화에도 안정된 결과를 나타내며 응답특성이 우수함을 확인할 수 있었다.

In this paper, a dual type PFD(Phase Frequency Detector) for high speed PLL to improve output characteristics using TSPC(True Single Phase Clocking) circuit is proposed. The conventional 3-state PFD has problems with large dead-zone and long delay time. Therefore, it is not applicable to high-speed PLL(Phase-Locked Loop). A dynamic PFD with dynamic CMOS logic circuit is proposed to improve these problems. But, it has the disadvantage of jitter noise due to the variation of the duty cycle. In order to solve the problems of previous PFD, the proposed PFD improves not only the dead zone and duty cycle but also jitter noise and response characteristics by the TSPC circuit and dual structured PFD circuit. The PFD is consists of a P-PFD(Positive edge triggered PFD) and a N-PFD(Negative edge triggered PFD) and improves response characteristics to increase PFD gain. The Hspice simulation is performed to evaluate the performance of proposed PFD. From the experimental results, it has the better dead zone, duty cycle and response characteristics than conventional PFDs.

홍수피해잠재능(PFD) 산정은 지역별 유역의 특성에 따라 가중치와 항목을 적절하게 고려해야 한다. 그러나 정해진 기준의 산정절차에 의해 이루어져 이를 제대로 반영하지 못하고 있다. 따라서 본 연구에서는 이러한 문제점을 해결하기 위해 외수력 또는 도시화 진행지역의 우수관 미설치율 등 유역별 특성을 고려한 전문가 집단의 설문결과를 계층화분석기법(AHP)을 이용하여 표준화하고자 한다. 또한 표준화된 결과를 PFD 항목 산정에 반영하여 보다 정확한 홍수피해 잠재능 산정기법을 제시하고자 한다.

Potential flood damage (PFD) assessment should consider the weighting and items properly depending on the characteristics of the region where each basin belongs to. However, the characteristics of the region are not considered carefully due to the pre-set determination process. It means that the applications do not reflect the field. For example, external hydropower or the uninstalled storm sewer percent of an urbanized region is not considered. Therefore, this study was performed to standardize the result of a survey of an expert group including the characteristics of the region by using analytic hierarchy process (AHP) and to suggest more accurate PFD process by applying the standardized results to PFD items assessment.

본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.

In this paper, a D-Latch is replaced by a memory cell on the proposed PFD to improve response tine by reducing reset me. The PFD has been simulated using HSPICE with a Hynix 0.35um CMOS process to prove the performance improvement.

본 논문은 원자력발전소 안전계통인 비상전원 공급용 디젤발전기의 여자시스템에 대해서 신뢰성 불럭선도를 이용하여 시스템을 모델링하고, 신뢰성 분석을 수행하고 그 결과 기동요구시 실패확률을 산출하는 방법과 결과를 기술하였다. 비상디젤발 전기 여자시스템을 구성하는 모든 부품의 고장률을 Telcordia SR-332 기준서의 부품수 방법을 이용하여 분석하고 FMEA (Failure Mode Effect Analysis)를 수행하며 IEC 61508에서 제시하고 있는 기동요구 시 실패확률(Probability of Failure on Demand, PFD)을 산출하였다.

This paper presents fast locking PLL(Phase Locked Loop) that can improve a jitter noise characteristics and acquisition process by designing a PFD(Phase Frequency Detector) circuit. The conventional PFD has not only a jitter noise caused from such a demerit of the wide dead zone and duty cycle, but also a long delay interval that makes a high speed operation unable. The advanced PFD circuit using the TSPC(True Single Phase Clocking) circuit is proposed, and it has excellent performances such as 1.75us of locking time and independent duty cycle characteristic. It is fabricated in a 0.018-${\mu}m$ CMOS process, and 1.8v supply voltage, and 25MHz of input oscillator frequency, and 800MHz of output frequency and is simulated by using ADE of Cadence.

본 논문에서는 820.11n 규격에 적합한 Fractional-N 주파수 합성기를 설계하였다. 본 논문에서 설계한 주파수 합성기의 특징은 PFD(Phase Frequency Detector) 뒷단에 잔여 펄스를 제거하는 Pulse Remover를 연결하여 이중 궤환 Charge Pump의 안정도를 향상시켰으며, Charge Pump에서 동시에 발생하는 Up/Down 전류로 인한 Spike성 전류를 없앰으로서 스퓨리어스를 최소화 시켰다. Pulse Removed RFD를 사용함으로서 발생하는 PFD Deadzon문제는 2N+2분주와 2N-2분주기를 3차의 ${\Delta}{\Sigma}$ Modulator가 선택해줌으로 해결하였다. 삼성 0.18u 공정을 이용하여 설계 하였으며 각 블록은 Cadence spectre를 이용하여 검증하였다.

In this paper, we propose a charge pump phase-locked loop (PLL) with multi-PFD which is composed of a sequential phase frequency detector(PFD) and a precharge PFD. When the Phase difference is within - $\pi$ ∼ $\pi$ , operation frequency can be increased by using precharge PFD. When the phase difference is larger than │ $\pi$ │, acquisition time can be shorten by the additional control circuit with increased charge pump current. Therefore a high frequency operation, a fast acquisition and an unlimited error detection range can be achieved.