Earticle

기존 위성 탑재소프트웨어 개발은 제한된 하드웨어 기반의 Software Test Bed(STB)에서 개발 및 검증이 이루어졌다. 하지만 탑재소프트웨어 개발 시 하드웨어의 개발 진행에 따라 소프트웨어 개발 일정이 심각한 영향을 받았으며 다수의 소프트웨어 엔지니어가 제한된 STB를 동시에 사용할 수 없는 문제가 지속적으로 제기 되었다. 또한 최종 비행 하드웨어 모델과 상이한 형상으로 인하여 실제 운영을 고려한 부분의 경우 소프트웨어 개발 및 검증에 많은 어려움이 있었다. 이러한 문제를 해결하기 위하여 위성 개발 초기부터 소프트웨어 기반의 위성 시뮬레이터 개발이 시작되었으며, 위성 시뮬레이터는 탑재 컴퓨터 및 이와 관련된 모든 하드웨어를 모사해주며 비행 하드웨어 모델과 동일한 형상을 갖추고 있다. 또한 소프트웨어 개발자를 위한 디버깅 채널과 테스트 환경을 제공하며, 별도의 수정 없이 탑재소프트웨어를 로딩 할 수 있으며 유사 실시간 시스템 실행을 지원한다. 본 논문에서는 소프트웨어 기반의 시뮬레이터의 구조와 개발방안을 제시하고 시뮬레이터 기반에서 탑재소프트웨어 개발 및 검증 결과를 소개한다.

For many years the development and verification of on-board flight software have been essentially performed on STB (Software Test Bed) environments which consist of real hardware in KARI. During development of on-board flight software on STB, we experienced many difficulties such as the late delivery of target hardware and limitation to access STB simultaneously by multiple developers. And it takes too much time and cost to build up multiple STBs. In order to successfully resolve this kind of problems, the software-based spacecraft simulator has been developed. The simulator emulates the on-board computer, I/O modules and power controller units and it supports the debugging and test facilities to software engineers for developing flight software. Also the flight software can be loaded without any modification and can be executed as pseudo real-time. This paper presents the architecture and design of software-based spacecraft simulator, and flight software development and verification under this environment.

현재 한국항공우주연구원에서 개발 중인 차세대 저궤도 위성의 탑재컴퓨터는 높은 성능을 위해 LEON2-FT/AT697F 프로세서를 사용하며 SpaceWire, 1553B, DMAUART, CAN Master 등의 다양한 통신을 지원하기 위해 별도의 FPGA 기반의 통신칩이 개발되 었다. 프로세서와 통신칩간의 통신은 PCI 버스를 통해서 이루어지며, 탑재소프트웨어에서 직접 PCI 버스를 통해 각종 디바이스를 제어 및 통신을 수행한다. 차세대 탑재컴퓨터에서는 기존 1553B 통신을 위해 사용되었던 VASI IP1553B 컨트롤러 대신 Actel 1553BRM 코어를 사용하며 통신칩의 AMBA 버스상에 연결을 위해 Aeroflex Gaisler에서 개발 된 B1553BRM Wrapper를 사용한다. 본 논문에서는 차세대 저궤도 위성에서의 PCI기반의 1553B 통신 소프트웨어의 구조와 통신방법에 대해서 기술하고 탑재소프트웨어 레벨의 태스크를 통한 1553B 처리방식에 대해서 설명한다. 그리고 시뮬레이터 및 실제 하드웨어에서 테스트 된 결과에 대해 설명한다.

Currently developing the OBC of the next-generation LEO satellite by Korea Aerospace Research Institute adopts the LEON2-FT/AT697F processor to achieve high performance. And various communication devices such as SpaceWire, MIL-STD-1553B, DMAUART and CAN Master are integrated to the separated standard communication FPGAs within the OBC, where they can be controlled by the processor and flight software (FSW) through PCI interface. The Actel 1553BRM IP core is used for the 1553B in the next-generation LEO OBC and the B1553BRM wrapper from Aeroflex Gaisler is used for connecting it to the AMBA bus in FPGA. This paper presents the design and development of PCI-based 1553B communication software, and describes the handling mechanism of 1553B operation in FSW task level. Also it shows the test results on real-hardware and simulator.

In this study, based on the most used single board computer, Raspberry Pi, the MEMS-type accelerometer ADXL345 and the iPhone 12 accelerometer were used to measure the acceleration of a single DOF structure, and based on this, the effectiveness of identifying the dynamic characteristics of the accelerometer was verified. Acceleration measurement results were compared with KS48C, an IEPE type accelerometer. As a result of accelerometer measurement, the Raspberry Pi-based ADXL345 and iPhone 12 accelerometer were larger than the KS48C at the initial price, but showed similar results as time passed. The natural frequency measurement result was the same for all accelerometers at 1.419Hz. All damping ratio estimation results were similar. Based on the experimental results, the validity of dynamic characteristic identification of the Raspberry Pi-based MEMS type accelerometer and the iPhone 12 accelerometer was verified.

본 논문에서는 다목적 위성 3호용 탑재 컴퓨터 개발을 위한 DM 설계모델을 기술하였다. 기존의 2호기에서 프로세서 모델이 186에서 386으로 변환 것 이외 모든 내부구조가 비슷하였으나 3호기는 위성의 전체적인 성능을 향상시키기 위하여 프로세서와 내부 인터페이스버스 및 모든 구조를 새로운 설계 개념을 도입하여 국내독자 모델을 개발하고자 한다. 그럼으로 본 논문은 초기 설계모델(DM)의 검토를 통하여 향후 비행 모델개발가능성을 파악하는 근거를 제시하였다.

보통 저궤도를 선회하는 위성은 자기장으로 연결된 반알렌대를 통과하며, 이 안에 갇혀 주기적인 운동으로 남극과 북극을 이동하는 하전입자에 의해 부품이 손상되고 수명이 단축되는 악 영향을 받고 있다. 그중 방사선에 의한 SEU (Single Event Upset) 등은 우주선에 탑재된 반도체 소자의 오동작 유발의 원인이 되고 있다. 본 연구에서는 우주환경 방사선에서 고려해야 할 점들 중에서 특히 과학기술위성 1호 탑재 컴퓨터(On-board Computer, OBC)에서의 싱글이벤트업셋(Single Event Upset, SEU)의 영향을 고찰해 보고 거기에서 극복할 수 있는 알고리즘을 제시하고 있다. SEU 누적을 방지하기 위하여 매 일정한 시간마다 전체 메모리를 읽고/쓰는 과정(memory wash)이 필요하며 워쉬 주기 선정에 대해서도 고찰했다. 이러한 실험은 과학기술위성 시리즈 및 저궤도 위성용 탑재 컴퓨터의 성능 저하를 이해하는데 도움을 줄 수 있을 뿐만 아니라, 다목적 실용위성 시리즈의 각 모듈 개발에도 적극 활용 할 수 있을 것으로 기대된다.

Generally, the satellite circling round in a low orbit goes through Van Allen belt connecting with the magnetic fold, in which electronic components are easily damaged and shortened by charged particles moving in a cycle between the South Pole and the North Pole. In particular, Single Event Upset(SEU) by radiation could cause electronic device on satellite to malfunction. Based on the idea mentioned above, this study considersabout SEU effect on the On-board Computer(OBC) of STSAT-1 in the space environment radiation, and shows algorithm to cope with SEUs. In this experiment, it also is shown that the repetitive memory read/write operation called memory wash is needed to prevent the accumulation of SEUs and the choice for the period of memory wash is examined. In conclusion, it is expected that this research not only contributes to understand low capacity of On-board Computer(OBC) on Low Earth Orbit satellite(LEOS) and SaTReC Technology satellite(STSAT) series, but also makes good use of each module development of Korea Multi-Purpose Satellite(COMPSAT) series.

SBC(Single Board Computer) is being developed for MSC(Multi-Spectral Camera) on KOMPSAT-2(Korea Multi-Purpose Satellite). SBC controls all the units of MSC system and gets commands and sends telemetry to and from spacecraft bus via 1553 communication channel. Due to the fact that SBC does very important roles for MSC system operation and SBC operates with 100% duty cycle, SBC is designed to have high reliability. SBC which has Intel 80486 as a main processor includes eight serial communication channels, one mil-std-1553 interface channel and several discrete interfaces. SBC incorporates 2Mbyte radiation hardened SRAM(Static Random Access Memory) and 1Mbyte flash memory. There are also PIC(Programmable Interrupt Controller), counter, WDT(Watch Dog Timer) in the SBC. In this paper, the design result of the SBC is presented.

본 연구에서는 초소형 위성을 이용한 위성 편대 및 군집 운용 시 실시간으로 위성 간의 상대 위치 정보를 제공할 수 있는 통합 항법용 모듈형 온보드 컴퓨터(On-board Computer, OBC)를 개발하였다. 모듈은 구조적으로는 큐브위성의 기준 규격에 맞게 설계하되 사용자가 원하는 무선 통신모듈 및 항법용 Global Positioning System(GPS) 장비를 적용할 수 있도록 확장성을 고려하였다. 개발된 OBC는 제품 개발 및 제작 이후 야외 테스트를 통해 저전력 Micro Controller Unit(MCU)로 군집 운용을 수행하는 초소형 위성들의 통합 항법 및 실시간 데이터 동기화 요구 처리속도를 만족함을 확인하였다. 또한, 열진공, 방사능 시험을 거쳐 우주급 환경에서 정상 작동함을 확인하였으며, 진동시험의 경우 underfill 공정을 추가하면 정상적으로 요구조건을 만족할 수 있음을 확인하였다. 이를 통해 향후 수요가 늘어날 군집 운용을 위한 위성군 개발의 핵심 부품인 OBC의 대량생산 체계를 구축하였다.

In this study, the minimized on-board computer (OBC) module for integrated navigation is developed, which provides satellites' relative position information in formation flying and cluster operation situations. The scalability is considered to apply the user-selected wireless communication module and Global Positioning System (GPS) receiver for navigation, while considering to meet the structural design standard of nano-satellites. As a result of the product development and production, the processing speed of integrated navigation and real-time data synchronization is satisfied for cluster operation nano-satellites by using micro controller unit (MCU). From a heat/vacuum, vibration and radiation test, the OBC was confirmed to be operated in space environments. From these results, a mass production system of OBC was made which is a key part of development on satellite formation flying and cluster/constellation missions that the community demands are increasing.

현재 KERI의 고속전철 T.F.T.는 최고속도 350kph를 목표로 하는 한국형 고속전철 개발과제에 참여하고 있다. KERI의 연구분야는 전기시스템 엔지니어링으로, 열차의 전기 및 기계시스템의 진단 및 제어를 수행하는 차상컴퓨터시스템의 엔지니어링 설계를 포함하고 있다. 본 설계는 승객의 안전과 제작 운전, 유지보수 단계에서의 경제성 확보라는 측면에 시스템 엔지니어링 개념을 두고 있다. 본 논문에서는 한국형 고속전철(KHST)의 안전성과 신뢰성을 책임지는 차상컴퓨터시스템의 엔지니어링 설계안을 제시한다. 본 설계안은 네트웍을 통한 분산처리시스템에 초점을 맞추고 있다.

Currently KERI is participating a project whose goal is to develop the Korean High-Speed Train(KHST) with maximum speed of 350kph. KERI's responsibility is the electrical system engineering that includes engineering design of an on-board computer system for diagnosis and control of train set and electrical/mechanical devices. A system engineering approach of the design is performed in order to guarantee the passenger safety and economically viable train for on-board control system construction, operation and maintenance. This paper presents the draft engineering des on-board computer system that ensures the s and reliability of KHST. The draft is focuse network interfaced distributed processing system.

경부고속열차(KTX) 차량컴퓨터제어장치(OBCS : On Board Computer System)는 네트워크 통신을 이용하여 차량내 각 종 전장품의 동작상태 감시와 운행명령 및 열차제어, 차량의 유지보수, 승무원의 운전업무를 지원하는 장치로써 KTX의 핵심장치이다. 이 장치는 TGV 제작사양과 프랑스의 고속열차 운영방식에 종속되어 특화된 시스템으로 제작되었으므로 실질적인 기술이전이 어려운 상태이다. 그렇기때문에 KTX 국내도입 후 운영상 요구되는 기능개선 및 자체적인 유지보수, 각 종 전장품(추진제어장치, 보조전원장치, 출입문제어장치 등)의 국산화 교체시 대부분의 인터페이스 신호가 차량컴퓨터제어장치(OBCS)와 연계되어 있어 많은 어려움이 수반되고 있다. 따라서 본 연구에서는 KTX 차량컴퓨터제어장치의 기능분석 및 주변장치(기관사 콘솔, 여객정보시스템, 고장현시장치, 각종 전장품 등)와의 상호 인터페이스 정보분석을 통해 KTX-OBCS 국산화 개발을 함으로써 KTX 운영상 요구되는 기능개선 및 유지보수 효율화에 기여하고, 더 나아가 고속열차제어 및 전장품 분야에서 선진 외국기술의 종속을 탈피하여 기술자립화를 이루고자 한다.

Using network communication, KTX OBCS is KTX's core device which inspects operation status of various electric equipments and supports driving command, train control, train's maintenance, train crew's driving. Since this device is manufactured as specialized system, being dependent on TGV manufacture specification and France's high speed train operation method, actual technic transfer is difficult. Therefore, there are many difficulties, since most of interface signals are connected with OBCS when function improvement, maintenance, various electric equipments(propulsion control device, auxiliary power supply device, door control device etc.) are replaced with localized ones, which are required in operational view after introduction of KTX. Ergo, this study would like to contribute to function improvement and maintenance's efficiency, furthermore to realize technical independence, escaping from dependency of developed foreign technology in high speed train and electric equipments, through KTX OBCS' function analysis and mutual interface information analysis with peripheral device(driver console, PID system, fault display device, various electric equipments).

In a high speed train, OBCS(On-Board Computer System) is a up-to-date computer control system that provide controlling, monitoring, maintaining and reparing of the important device, supporting a driver, status of a train, service maintenance, managing the remote control mode, driving order & control, control of a electrical or pneumatic circuit and a passenger service. In general, OBCS is located in each car but in a power car, both main and auxiliary computers are used. These avoid a network collision and maintain the independence of condition and failure records with the information of line number, train number and car number. This paper is intended to provide the information about the identification coding method of domestic and foreign OBCS, for the new high speed train (KTX-II).

HAUSAT-2 비행소프트웨어 개발은 HAUSAT-2의 요구 조건을 분석하였고, 분석 결과에 따라서 HAUSAT-2 비행소프트웨어를 설계하였다. 설계 완료 후 소프트웨어 코딩 및 컴파일을 수행하고, 개별 시험과 통합 시험을 거쳐 비행소프트웨어의 알고리즘을 검증한다. 현재 HAUSAT-2의 개발 상황은 시험 모델에 대한 통합 시험을 마쳤고, 시험 결과를 분석하여 비행소프트웨어의 수정 및 운영 체제 추가 개발을 진행 중에 있다. 본 논문에서는 HAUSAT-2 비행소프트웨어(flight software)의 아키텍처와 전반적인 개발 과정 그리고 개발 환경에 대하여 설명한다.

HAUSAT-2 flight software was developed by first analyzing the satellite requirements, and incorporating the results into the software. Coding and compiling is done after the software is completed, then individual and integrated tests are performed in order to verify the flight software algorithm. Currently, HAUSAT-2 flight software integrated test has been performed and the test result is serving as a basis for code modification nd additional developments. This paper describes the architecture, development process, and development environment of HAUSAT-2 flight software.