Earticle

n=pq인 합성수 n을 크기가 비슷한 p와 q로 소인수분해하는 것은 매우 어려운 문제이다. 대부분의 소인수분해 알고리즘은 a2=b2(mod n)인 제곱 합동이 되는 (a,b)를 소수의 곱 (인자 기준, factor base, B)으로 찾아 a2-b2=(a-b)(a+b) 공식에 의거 유클리드의 최대공약수 공식을 적용하여 p=GCD(a-b,n), q=GCD(a+b,n)으로 구한다. 여기서 (a,b)를 얼마나 빨리 찾는가에 알고리즘들의 차이가 있으며, B를 결정하는 어려움이 있다. 본 논문은 좀 더 효율적인 알고리즘을 제안한다. 제안된 알고리즘에서는 n+1을 3자리 소수까지 소인수분해하여 B를 추출하고 B의 조합 f를 결정한다. 다음으로, a=fxy가 되는 값을 범위에서 구하여 n-2의 소인수분해로 x를 얻고, y=fx/a, y1={1,3,7,9}을 구한다. 제안된 알고리즘을 몇 가지 사례에 적용한 결과 를 순차적으로 찾는 기존의 페르마 알고리즘에 비해 수행 속도를 현격히 단축시키는 효과를 얻었다.

It is very difficult to factorize composite number, to integer factorization, p and q that is almost similar length of digits. Integer factorization algorithms, for the most part, find (a,b) that is congruence of squares (a2=b2(mod n)) with using factoring(factor base, B) and get the result, p=GCD(a-b,n), q=GCD(a+b,n) with taking the greatest common divisor of Euclid based on the formula a2-b2=(a-b)(a+b). The efficiency of these algorithms hangs on finding a(a,b)nd deciding factor base, B. This paper proposes a efficient algorithm. The proposed algorithm extracts B from integer factorization with 3 digits prime numbers of n+1 and decides f, the combination of B. And then it obtains x(this is, a=fxy, ) from integer factorization of n-2 and gets y-fx/a. Our algorithm is much more effective in comparison with the conventional Fermat algorithm that sequentially finds .

Frequency divider selects the channel of the frequency synthesizer. General programmable divider has many flip-flops to realize all integer division value and stability problem by using dual modules prescaler. In this paper, a new architecture of programmable divider is proposed and designed to improve these problems. The proposed programmable divider has only thirteen flip-flops. The programmable divider is designed by 0.65${\mu}{\textrm}{m}$ CMOS technology and HSPICE. Operating frequency of the programmable divider is 200MHz with a 3V supply voltage.

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

This paper presents an Integer-N phase-locked loop (PLL) frequency synthesizer using a novel prescaler based on a charge pump and clock triggering circuit. A quadrature VCO has been designed for the 900MHz UHF RFID application. In this circuit, a voltage-controlled oscillator(VCO), a novel Prescaler, phase frequency detector(PFD), charge pump(CP), and analog lock detector(ALD) have been integrated with 0.35-${\mu}m$CMOS process. The integer divider has been developed with a verilog-HDL module, and the PLL mixed mode simulation has been performed with Spectre-Verilog co-simulator. The sweep range of VCO is designed from 828 to 960 MHz and the VCO generates four phase quadrature signals. The simulation results show that the phase noise of VCO is -102dBc/Hz at 100 KHz offset frequency, and the maximum lock-in time is about 4us with 32MHz step change (from 896 to 928 MHz).

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

In this paper, a novel Integer-N phase-delay locked loop(P DLL) architecture has been proposed using a voltage controlled delay line(VCDL). The P DLL can have the LF of one small capacitance instead of the conventional second or third-order LF. The size of chip is $255{\mu}m$ $\times$ $935.5{\mu}m$ including the LF. The proposed P DLL has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by HSPICE simulation.

A low phase noise and low power consumption integer-N frequency synthesizer for ZigBee application (IEEE 802.15.4) in the frequency range of 2.39-2.51GHz with channel spacing of 5MHz is designed through Samsung CMOS 65nm process. The phase noise and low power consumption are important factors for phase locked loop (PLL) design considering RF transceiver performance. The phase noise characteristics of proposed frequency synthesizer can be improved by dividing the large tuning range into a sub-band range with a small gain of VCO. Phase noise can be reduced by choosing the appropriate code value assigned to the desired channel using AFC (auto frequency calibration). Also, AFC’s power consumption could be decreased in coarse tuning mode. It consumes 14 mW during the coarse tuning mode and 11 mW during the fine tuning mode at 1.2V supply, respectively. It occupies an area of 1.73 mm × 1.73 mm including PADs. The simulated phase noise characteristic of the frequency synthesizer is -125dBc/Hz at 1 MHz offset from the carrier.

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다.

A novel phase-locked loop(PLL) architecture of sub-micron locking time has been proposed. Input frequency is multiplied by using a delay-locked loop(DLL). The input frequency of a PLL is multiplied while the PLL is out of lock. The multiplied input frequency makes the PLL having a wider loop bandwidth. It has been simulated with a $0.18{\mu}m$ 1.8V CMOS process. The simulated locking time is $0.9{\mu}s$ at 162.5MHz and 2.6GHz, input and output frequency, respectively.