Earticle

본 논문에서는 연산 처리 속도를 증가시키기 위하여 개선된 F 함수 기반 ARIA 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 기존 ARIA 알고리듬에서는 치환계층에서 3종류의 함수를 사용하지 만, 개선된 방법에서는 3종류의 함수를 단일 블록함수로 통합하여 구현한다. 구현된 고속 암호 프로 세서는 연산 속도가 매우 빠르며 또한, 하드웨어 오버헤드도 감소하게 된다. 제안된 ARIA 암호알고 리듬은 Verilog HDL을 이용하여 구조적 모델링을 행하였으며, Xilinx ISE 10.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.

This paper presents the FPGA design of ARIA cipher algorithm based on modified F function. In conventional approach, three kinds of function are mainly used for substitution layer. In the proposed approach, an improved F function is introduced in such a way that three functions are merged into only one function for increasing the computation speed and reducing hardware overhead. The designed cryptosystem was described using Verilog HDL, and it was synthesized for a Xilinx VirtexE FPGA device, using the ISE 10.1 software tools. The cryptosystem operates at a clock frequency of 71 MHz with throughput of 652Mbps on Xilinx-VirtexE FPGA device.

본 논문에서는 FPGA 면적의 감소를 위한 개선된 키 스케쥴링 기반 ARIA 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 기존의 ARIA 알고리듬은 키 초기화 과정에서는 확산 계층과 치환 계층의 사용을 반복하지만, 제안한 방법에서는 2 종류의 계층을 통합, 공유하도록 하여 하드웨어 오버헤드를 감소시킨다. 제안된 ARIA 알고리듬은 Verilog HDL을 이용하여 구조적 모델링을 행하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 실제 타이밍 검증은 Mentor Modelsim 10.4a툴을 이용하여 타이밍 시뮬레이션을 수행하였다. Target Device을 XC5VSX50T로 하여 Slice는 총1,550개가 사용되었고, 최대 클럭 속도는 약 220.4Mhz로 동작함을 확인 하였다.

In this paper, we present the implementation of ARIA crypto-processor based on advanced key scheduling. In the conventional approach of key setup process, both diffusion and substitution layers are commonly used repeatedly in each round function. However, In this proposed approach, an advanced key setup is introduced in such a way that two functions are merged into only one function, and it is shared for reducing hardware overhead. The proposed ARIA crypto-processor is coded in Veilog-HDL, and a logic synthesis is also performed through the use of Xilinx ISE 14.7 tool. In order to verify the designed processor, timing simulation is also performed by using simulator, ModelSim 10.4a. Through the result of the logic synthesis, we showed that the number of Slices is about 1,550, and the system is operated with the maximum clock speed of 220.4MHz, where FPGA Xilinx XC5VSX50T is used as a target device.

This paper presented a hardware implementation of ARIA, which is Korean standard block ciphering algorithm. In this work, we proposed a improved architecture based on pipeline structure and confirmed that the design operates in a clock frequency of 101.7MHz and in throughput of 957Mbps in Xilinx FPGA XCV-1600E.

PRESENT/ARIA/AES의 3가지 블록 암호 알고리즘을 지원하는 암호 프로세서를 MPW(Multi-Project Wafer)칩으로 구현하였다. 설계된 블록 암호 칩은 PRmo(PRESENT with mode of operation) 코어, AR_AS(ARIA_AES) 코어, AES-16b 코어로 구성된다. PRmo는 80/128-비트 마스터키와, ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128/256-비트 마스터키를 사용하는 AR_AS 코어는 서로 내부 구조가 유사한 ARIA와 AES를 통합하여 설계하였다. AES-16b는 128-비트 마스터키를 지원하고, 16-비트 datapath를 채택하여 저면적으로 구현하였다. 설계된 암호 프로세서를 FPGA검증을 통하여 정상 동작함을 확인하였고, 0.18um 표준 셀 라이브러리로 논리 합성한 결과, 100 KHz에서 52,000 GE로 구현이 되었으며, 최대 92 MHz에서 동작이 가능하다. 합성된 다중 암호 프로세서는 MPW 칩으로 제작될 예정이다.