Earticle

초록

영어

This paper presents the FPGA design of ARIA cipher algorithm based on modified F function. In conventional approach, three kinds of function are mainly used for substitution layer. In the proposed approach, an improved F function is introduced in such a way that three functions are merged into only one function for increasing the computation speed and reducing hardware overhead. The designed cryptosystem was described using Verilog HDL, and it was synthesized for a Xilinx VirtexE FPGA device, using the ISE 10.1 software tools. The cryptosystem operates at a clock frequency of 71 MHz with throughput of 652Mbps on Xilinx-VirtexE FPGA device.

한국어

본 논문에서는 연산 처리 속도를 증가시키기 위하여 개선된 F 함수 기반 ARIA 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 기존 ARIA 알고리듬에서는 치환계층에서 3종류의 함수를 사용하지 만, 개선된 방법에서는 3종류의 함수를 단일 블록함수로 통합하여 구현한다. 구현된 고속 암호 프로 세서는 연산 속도가 매우 빠르며 또한, 하드웨어 오버헤드도 감소하게 된다. 제안된 ARIA 암호알고 리듬은 Verilog HDL을 이용하여 구조적 모델링을 행하였으며, Xilinx ISE 10.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.

목차

요약
 Abstract
 1. 서론
 2. ARIA 알고리듬
  2.1 라운드 키 덧셈(AddRoundKey Function)
  2.2 치환 계층(Substitution layer)
  2.3 확산 계층(Diffusion layer)
  2.4 키 확장(Key expansion)
 3. 고속 ARIA 암호 프로세서 설계
  3.1 expansion_key 블록
  3.2 F_block 블록
  3.3 Control 블록
  3.4 round 블록과 round_key_maker의 블록
 4. 시스템 구현 및 성능평가
 5. 결론
 Reference

키워드

저자

• 강민섭 [ Min-Sup Kang | 안양대학교 컴퓨터공학과. ]

참고문헌

발행기관

간행물

표지보기 관심저널 등록

• 간행물명

  보안공학연구논문지 [Journal of Security Engineering]

• 간기

  계간

• pISSN

  1738-7531

• 수록기간

  2005~2017

• 십진분류

  KDC 505 DDC 605