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In today’s scenario security of data is very big challenge in any communication. Numerous data security and hiding algorithms have been developed in the last decade. The Digital image Steganography is science of hiding sensitive information in another transmission medium to achieve secure and secret communication. In this paper we present the dual layer of security to the data, in which first layer is to encode data using Least Significant Bit image steganography method and in the second layer encrypt the data using Advance Encryption Standard Algorithm. Steganography does not replace the encryption of data, instead it provides extra security feature to it. In our work secret text message is hiding behind the digital image file and this image file is then encrypted using AES encryption algorithm.

최근 수동형 태그에 적용 가능한 경량의 AES 대칭키 알고리즘의 연산회로가 개발되면서, RFID 시스템에 AES 대칭키 암호화 기법을 이용한 보안 프로토콜이 제안되고 있다. 본 논문은 수동형 태그에 부착된 경량의 AES 연산기와 난수 발생기를 이용한 RFID 시스템의 보안 강화 프로토콜을 제안하였다. 제안 프로토콜은 서버, 리더, 태그에 모두 AES 알고리즘과 난수생성기가 있으며, 매 세션마다 난수에 의해 다른 비밀키로 메시지를 암호화하여 전송한다. 리더와 태그의 상호인증은 태그난수와 리더난수를 이용하였다. 본 논문의 제안 프로토콜은 기존 상호인증 프로토콜의 인증단계를 줄이고, 태그의 연산량을 감소였으며, 리더와 태그간 Air Zone의 통신단계를 줄임으로서, 모든 공격유형에 견고하고 안전한 프로토콜로서 증명되었다.

Recently arithmetic circuit of lightweight AES symmetric key algorithm that can apply to passive tag have been developed, then security protocol of RFID system using AES symmetric encryption techniques have been proposed. This paper proposed security enhancement protocol of RFID system using lightweight AES arithmetic circuit and random number generator of passive tag. The proposed protocol have AES algorithm and random number generator at server, reader, tag, and transmit encrypted message by separate secret key using random number at each session. The mutual authentication of tag and reader used reader random number and tag random number. As a result, proposal protocol reduce authentication steps of the existing mutual authentication protocol, and reduce amount of computation of tag, and demonstrate as secure protocol to every attack type of attacker by decrease communication step of Air Zone.

To meet the demand of digitizing progress of pharmaceutical retail industry, there are various kinds of software are made for pharmaceutical retail enterprise. However, much commercial software on the market fails to meet the demand of data transmission safety. Therefore, a novel system was designed for medium size pharmaceutical retail enterprise with multiple branches. It is designed to digitize the process of retail operations including management of stock, order client, staff, product, branch and warehouse. Advanced Encryption Standard (AES) algorithm was used to secure the data transmission on the Internet. The system can be deployed1 in pharmaceutical retailing, hospital prescriptions issues, pharmaceutical company management, medical supplies market, medical devices market and hospital staff management. With minor modification the system can be deployed to other retail or wholesale industry.

본 논문에서는 AES 암호 알고리듬을 이용하여 CCTV에서 디지털 영상정보를 보호하기 위한 보안시스템의 설계 및 구현에 관하여 기술한다. 구현된 시스템은 CCTV 와 서버 연결 구간의 영상정보에 대한 암호화가 가능하므로 종래의 CCTV 시스템에서 문제가 되는 개인의 사생활 침해는 물론 영상정보의 해킹이나 누설을 방지할 수 있다. 실험 결과를 통해서 실제 영상 데이터의 암/복호화 가 완벽하게 이루어지고, 암호화된 데이터는 Key가 없을 경우 전혀 해독할 수 없음을 확인 하였다. View Server에서의 수행될 복호화 모듈은 C++ 언어를 사용하여 구현하였고, FPGA 보드에서의 암호화 모듈은 Xilinx ISE 9.1i 툴을 사용하여 Verilog HDL로 설계하였다.

In this paper, the design of digital image security system is described for CCTV system based on AES cipher algorithm. The implemented system can protect some problems such as the hacking of image data and revealing of images relating to individuals compared to existing CCTV systems. From the experimental results, we showed that the proposed system based on AES cipher algorithm is correctly operated in conventional CCTV environment. In the proposed system, a decryption module for View Server has been coded using C++ language. Also, an encryption module has been described in Verilog HDL, and it has been successfully implemented with Xilinx FPGA (Spartan XC2V200) using the ISE 9.1i tool.

본 논문에서는 C# 언어를 이용하여 CCTV 영상보안 시스템의 효율적인 구현을 제안한다. 제안한 방법에서는 AES 알고리듬의 각 라운드 과정에서 요구되는 지연시간의 최소화를 위한 합성체 기반의 S-Box를 설계하고, 이를 기반 으로 한 영상보안 시스템을 GF(((22)2)2) 상에서 구현한다. 또한, 메모리 공간의 최소화를 위해서 각 라운드 변환 및 키 스케쥴링 과정에서 필요한 S-Box를 공동으로 사용하도록 설계한다. 성능평가를 통하여 기존의 방법 보다 제안한 방법이 보다 효율적임을 확인하였다. 제안한 CCTV 영상보안 시스템은 Visual Studio 2010을 사용하여 C# 언어로 구현하였다

In this paper, an efficient implementation of AES encryption algorithm is presented for CCTV image security using C# language. In this approach, an efficient S-Box is first designed for reducing the computation time which is required in each round process of AES algorithm, and then an CCTV image security system is implemented on the basis of this algorithm on a composite field GF(((22)2)2). In addition, the shared S-Box structure is designed for realizing the minimized memory space, which is used in each round transformation and key scheduling processes. Through performance evaluation, it was confirmed that the proposed method is more efficient than the existing method. The proposed CCTV system in C# language using Visual studio 2010.

본 논문에서는 RFID 시스템에서 개인 정보보호를 위해 보안성이 강화된 인증 프로토콜의 설계를 제안한다. 제안된 방법에서는 AES(Advanced Encryption Standard) 암호 알고리듬을 기반으로 하여 3중 CRA(challenge response authentication) 방식을 사용한다. 또한, 개선된 인증 메카니즘의 실현을 위해 기존의 ISO/IEC 18000-3 표준을 수정한3종류의 프로토콜 프레임 패킷 형식을 제안한다. 보안성 비교를 통하여 제안한 알고리듬이 보다 보안성이 강인함을 제시하였으며, 제안한 프로토콜의 검증을 위해 RFID Tag을 위한 디지털 Codec을 설계하였다. 설계된 Codec은 Verilog HDL을 사용하였고, Xilinx Virtex XCV400E device를 사용하여 합성을 수행하였다. 시뮬레이션 결과를 통하여 제안한 프로토콜이 안정성 향상과 함께 정확히 동작함을 보였다.

This paper proposes the design of a security-enhanced RFID authentication protocol which meets the privacy protection for tag bearers. The protocol which uses AES(Advanced Encryption Standard) cipher algorithm is based on a three-way challenge response authentication scheme. In addition, three different types of protocol packet formats are also presented by extending the ISO/IEC 18000-3 standard for realizing the security-enhanced authentication mechanism in RFID system environment. Through the comparison of security, it was shown that the proposed scheme has better performance in user data confidentiality, Man-in-the-middle replay attack, and replay attack, and forgery resistance, compared with conventional some protocols. In order to validate the proposed protocol, a digital Codec of RFID tag is also designed based on the protocol. This Codec has been described in Verilog HDL and also synthesized using Xilinx Virtex XCV400E device.

최신 GPU는 GPGPU를 활용하여 범용 연산이 가능하다. 뿐만 아니라, GPU는 내장된 다수의 코어를 활용하여 강력한 연산 처리량을 제공한다. AES 알고리즘은 다수의 병렬 연산을 요구하지만 CPU 구조에서는 효율적인 병렬처리가 이뤄지지 않는다. 따라서, 본 논문에서는 강력한 병력 연산 자원을 활용하는 GPGPU 구조에서 AES 알고리즘을 수행함으로써 AES 알고리즘 처리시간을 줄여보았다. 하지만, GPGPU 구조는 AES 알고리즘 같은 암호알고리즘에 최적화되어 있지 않다. 그러므로 AES 알고리즘에 최적화될 수 있도록 재구성 가능한 GPGPU 구조를 제안하고자 한다. 제안된 기법은 SM의 개수를 동적으로 할당하는 IPC 기반 SM 동적 관리 기법이다. IPC 기반 SM 동적 관리 기법은 GPGPU 구조에서 동작하는 AES의 IPC를 실시간으로 반영하여 최적의 SM의 개수를 동적으로 할당한다. 실험 결과에 따르면 제안된 동적 SM 관리 기법은 기존의 GPGPU 구조와 비교하여 하드웨어 자원을 효과적으로 활용하여 성능을 크게 향상시켰다. 일반적인 GPGP 구조와 비교하여, 제안된 기법의 AES의 암호화/복호화는 평균 41.2%의 성능 향상을 보여준다.

Modern GPU can execute general purpose computation on the graphic processing unit, and provide high performance by exploiting many core on GPU. To run AES algorithm efficiently, parallel computational resources are required. However, computational resource of CPU architecture are not enough to cryptographic algorithm such as AES whereas GPU architecture has mass parallel computation resources. Therefore, this paper reduce the time to execute AES by employing parallel computational resource on GPGPU. Unfortunately, AES cannot utilize computational resource on GPGPU since it isn't suitable to GPGPU architecture. In this paper, IPC based dynamic SM management technique are proposed to efficiently execute AES on GPGPU. IPC based dynamic SM management can increase and decrease the number of active SMs by using IPC in run-time. According to simulation results, proposed technique improve the performance by increasing resource utilization compared to baseline GPGPU architecture. The results show that AES improve the performance by 41.2% on average.

본 논문에서는 ARIA 알고리즘과 AES 알고리즘을 대상으로 전력분석공격을 시도한 사례를 찾아 취약점을 분석하고, 이를 통해 전력분석에 안전한 구조를 가지는 알고리즘을 제안하고 실험을 통해 증명하고자 한다. 제안하는 기법은 순환 구조를 가지는 LFSR을 이용하여 마스킹 하는 방식으로 이를 검증하기 위해 Power Trace를 각각 1000개, 2000개, 4000개를 수집한 뒤 전력분석공격을 시도하여 안전한 구조인지를 확인할 수 있는 결과를 보이고자 한다. 실험을 진행하기 위하여 Arduino Uno에 ATmega328 Chip을 사용하여 각 알고리즘을 탑재 하였으며, 소모 전력을 측정하기 위하여 저항을 삽입한 후 진행하였다. 분석결과 제안하는 구조는 전력분석에 안전한 구조를 가지는 것을 증명하였으며, 향후 성능고도화까지 이끌어 낼 수 있는 방법을 연구하고자 한다.

In this paper, we analyzed the case vulnerable to the power analysis attack of the ARIA algorithm and AES algorithm. Through this, we propose an algorithm with a safe structure for power analysis and prove through experiment. The proposed technique is a masking method using LFSR with a cyclic structure. To verify this, 1000, 2000, and 4000 power traces were collected, and the corresponding results are shown and proved. We used ATmega328 Chip for Arduino Uno for the experiment and mounted each algorithm. In order to measure the power consumption, a resistor was inserted and then proceeded. The analysis results show that the proposed structure has a safe structure for power analysis. In the future, we will study ways to lead to performance enhancement.

Objectives: The transmission of medical information is currently a daily routine. Medical information needs efficient, robust and secure encryption modes, but cryptography is primarily a computationally intensive process. Towards this direction, we design a selective encryption scheme for critical data transmission. Methods: We expand the advandced encrytion stanard (AES)-Rijndael with five criteria: the first is the compression of plain data, the second is the variable size of the block, the third is the selectable round, the fourth is the optimization of software implementation and the fifth is the selective function of the whole routine. We have tested our selective encryption scheme by C++ and it was compiled with Code::Blocks using a MinGW GCC compiler. Results: The experimental results showed that our selective encryption scheme achieves a faster execution speed of encryption/decryption. In future work, we intend to use resource optimization to enhance the round operations, such as SubByte/InvSubByte, by exploiting similarities between encryption and decryption. Conclusions: As encryption schemes become more widely used, the concept of hardware and software co-design is also a growing new area of interest.

In this paper, the 128bit AES block cipher algorithm OCB (Offset Code Book) mode for privacy and authenticity of high speed packet data was efficiently designed in C language level and was optimized to support the required capacity of contents server using high performance DSP. It is known that OCB mode is about two times faster than CBC-MAC mode. As an experimental result, the encryption / decryption speed of the implemented block cipher was 308Mbps, 311 Mbps respectively at 1GHz clock speed, which is 50% faster than a general design with 3.5% more memory usage.

오늘 날 중요한 정보를 보호하기 위해 정보의 암호화 작업이 필수요소로 자리잡았다. 하지만 데이터의 크기가 커지면 암호화 처리 시간이 크게 증가하는 문제가 있었다. 본 연구는 GPGPU의 CUDA 프로그래밍 모델을 사용하여 고처리율 AES 를 병렬 암호화하는 기법을 제안하였다. 기존의 기법과 비교하여 제안한 CUDA overlapping 기법을 약 31% 정도 처리 시간을 단축시킬 수 있었다.

최근 사물인터넷 기술의 발전과 함께 하드웨어 디바이스에서 측정하는 센싱 데이터를 보호하기 위해 다양한 방식의 암호화 알고리즘을 채택하고 있다. 그 중 전 세계에서 가장 많이 사용하는 암호화 알고리즘인 AES(Advanced Encryption Standard) 또한 강력한 안전성을 바탕으로 많은 디바이스에서 사용되고 있다. 하지만 AES 알고리즘은 DPA(Differential Power Analysis), CPA(Correlation Power Analysis) 같은 부채널 분석 공격에 취약하다는 점이 발견되었다. 본 논문에서는 부채널 분석 공격 대응방법 중 가장 널리 알려진 마스킹 기법을 적용한 AES 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

Recently, with the development of Internet technology, various encryption algorithms have been adopted to protect the sensing data measured by hardware devices. The Advanced Encryption Standard (AES), the most widely used encryption algorithm in the world, is also used in many devices with strong security. However, it has been found that the AES algorithm is vulnerable to side channel analysis attacks such as Differential Power Analysis (DPA) and Correlation Power Analysis (CPA). In this paper, we present a software optimization implementation technique of the AES algorithm applying the most widely known masking technique among side channel analysis attack methods.

최근 사물인터넷 기술의 발전과 함께 하드웨어 디바이스에서 측정하는 센싱 데이터를 보호하기 위해 다양한 방식의 암호화 알고리즘을 채택하고 있다. 그 중 전 세계에서 가장 많이 사용하는 암호화 알고리즘인 AES(Advanced Encryption Standard) 또한 강력한 안전성을 바탕으로 많은 디바이스에서 사용되고 있다. 하지만 AES 알고리즘은 DPA(Differential Power Analysis), CPA(Correlation Power Analysis) 같은 부채널 분석 공격에 취약하다는 점이 발견되었다. 본 논문에서는 부채널 분석 공격 대응방법 중 가장 널리 알려진 마스킹 기법을 적용한 AES 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

Recently, with the development of Internet technology, various encryption algorithms have been adopted to protect the sensing data measured by hardware devices. The Advanced Encryption Standard (AES), the most widely used encryption algorithm in the world, is also used in many devices with strong security. However, it has been found that the AES algorithm is vulnerable to side channel analysis attacks such as Differential Power Analysis (DPA) and Correlation Power Analysis (CPA). In this paper, we present a software optimization implementation technique of the AES algorithm applying the most widely known masking technique among side channel analysis attack methods.

제안기법은 도래하는 클라우드 환경에서 원격의료 시스템을 위한 PACS에서 전송되는 의료정보의 정형데이터와 비정형 데이터의 안전한 전달을 위해 제안한다. 정형데이터는 의료영상과 같은 민감한 데이터로 AES암호화해 전달하고 비정형데이터는 의료이미지의 일부에서 비식별화를위해 암호화된 모자이크 비식별화기법을 이용해 전달한다. 암호화키의 안전성 평가를 위해 사이즈를 증가해가며 실험한 결과 128비트의 크기가 196, 256의크기로 암호화해도 128키와 큰 차이를 보이지 않음을 증명하였다.

The proposed scheme is proposed secure transmission of fixed data and unstructured data among medical information transmitted in PACS. Unstructured data uses the AES encryption algorithm as sensitive data And transmitted using encrypted mosaic encryption techniques for the non-identification of medical images, which are regular data. In addition, we have experimented with increasing the key size for encryption. As a result, we did not notice any significant difference between 128 - bit size and 128 - key size even when encrypting the size of 196,256.

정보통신 기술 발전에 따른 데이터 보안 위협의 상승에 대비하기 위하여 유도탄 점검 장비에 저장된 자료의 안전성을 보장할 수 있는 기술은 중요하다. 이를 위하여 자료가 누출 되더라도 복원할 수 없게 데이터 저장 시 암호화를 수행하여야 하고, 해당 데이터를 복호화한 후에도 무결성이 보장되어야 한다. 본 논문에서는 데이터 저장 시 대칭키 암호시스템인 AES 알고리즘을 유도탄 점검장비에 적용하고, 각 AES의 각 비트 별 데이터 양에 따른 암호화 복호화 시간을 측정하였다. 또한 기존 점검 시스템에 AES Rijndael 알고리즘을 구현하여 암호화 수행으로 인한 영향을 분석하였고 제안한 암호화 알고리즘을 기존 시스템에 적용하는 것이 적합한지 확인 하였다. 용량별 / 알고리즘 비트수별로 분석한 결과 제안한 알고리즘 적용이 시스템 운용에 영향 없음을 확인하였고, 최적의 알고리즘을 도출할 수 있었다. 추가로 복호화 결과를 초기 데이터와 비교하였고, 해당 알고리즘이 데이터 무결성을 보장할 수 있음을 확인할 수 있었다.

In order to prepare for the rise of data security threats caused by the information and communication technology, technology that can guarantee the stability of the data stored in the missile test set is important. For this purpose, encryption should be performed when data is stored so that it cannot be restored even if data is leaked, and integrity should be ensured even after decrypting the data. In this paper, we apply AES algorithm, which is a symmetric key cryptography system, to the missile test set, and Encrypt and decrypt according to the amount of data for each bit of each AES algorithm. We implemented the AES Rijndael algorithm in the existing inspection system to analyze the effect of encryption and apply the proposed encryption algorithm to the existing system. confirmation of suitability. analysis of capacity and Algorithm bits it is confirmed that the proposed algorithm will not affect the system operation and the optimal algorithm is derived. compared with the initial data, we can confirm that the algorithm can guarantee data undulation.

일반적으로 알려진 믿음과는 달리 다양한 컴퓨팅 장치의 메인 메모리로 사용되는 DRAM은 전원이 차단되더라도 저장하고 있던 데이터가 곧바로 사라지지 않고, 대신 어느 정도의 시간 동안 데이터를 유지하게 된다. 특히 DRAM을 냉각시키면 그 데이터 유지 시간이 더 길어진다는 사실 역시 알려져 있다. Cold Boot Attack이란 이러한 DRAM의 데이터 유지 성질을 이용하여, 전원이 차단된 DRAM으로부터 암호 알고리즘의 키와 같은 민감한 정보를 복구해내는 부채널 공격 방법의 일종이다. 본 논문에서는 대칭붕괴모델을 가정한 Cold Boot Attack 방법을 이용하여 전원이 차단된 DRAM으로부터 추출된 AES 키 비트열로부터 원래의 AES 키를 복구하는 알고리즘을 제안한다. 제안된 알고리즘은 추출된 AES 키 비트열의 랜덤성을 테스트하는 방법을 사용하여 후보 키 공간의 크기를 줄이는 방법을 사용한다.

Contrary to the common belief, DRAM which is used for the main memory of various computing devices retains its content even though it is powered-off. Especially, the data-retaining time can increase if DRAM is cooled down. The Cold Boot Attack, a kind of side-channel attacks, tries to recover the sensitive information such as the cryptographic key from the powered-off DRAM. This paper proposes a new algorithm which recovers the AES key under the symmetric-decay cold-boot-attack model. In particular, the proposed algorithm uses the strategy of reducing the size of the candidate key space by testing the randomness of the extracted AES key bit stream.

본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.

In this paper, Rijndal cipher algorithm is implemented by a hardware. It is selected as the AES(Advanced Encryption Standard) by NIST. The processor has structure that round operation divided into 2 subrounds and subrounds are pipelined to calculate efficiently. It takes 5 clocks for one-round. The AES-128 cipher algorithm is implemented for hardware by ALTERA FPGA, and then, analyzed the performance. The AES-128 cipher algorithm has approximately 424 Mbps encryption rate for 166Mhz max clerk frequency. In case of decryption, it has 363 Mbps decryption rate for 142Mhz max clock frequency.

2018년 NIST에서 AEAD 형태의 암호를 가진 경량 암호 표준화 공모를 진행하였다. 이후 2라운드를 통해 최종적으로 10개의 경량 암호가 남게 되었고, 이후 2023년 2월에 ASCON 암호가 NIST 경량 암호 표준으로 지정되었다. 경량 암호의 표준이 된 만큼, 기존에 사용되던 AEAD 암호와는 속도나 메모리 사용량 등, 저사양 기기에 특화된 차이점이 존재할 것이다. 본 논문에서는 저사양 기기의 환경에서, 기존 AEAD 암호에 해당하는 AES-GCM과 이번 표준으로 지정된 ASCON 암호를Arduino-Uno에서 직접 실행함으로써 성능 면에서 어떤 차이점이 있는지 보인다.

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm“Rijndael”. To achieve high throughput rate, a sub-pipeline stage is inserted into the round transformation block, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. For area-efficient and low-power implementation the round transformation block is designed to share the hardware resources in encryption and decryption. An efficient scheme for on-the-fly key scheduling, which supports the three master-key lengths of 128-b/192-b/256-b, is devised to generate round keys in the first sub-pipeline stage of each round processing. The cryptoprocessor designed in Verilog-HDL was verified using Xilinx FPGA board and test system. The core synthesized using 0.35-${\mu}{\textrm}{m}$ CMOS cell library consists of about 25,000 gates. Simulation results show that it has a throughput of about 520-Mbits/sec with 220-MHz clock frequency at 2.5-V supply.