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초록

영어

This paper proposed a H.264 deblocking filter for the portable low-power multimedia. In H.264 deblocking filter, total 8 input pixels in filtering operations needs own filtering operation process respectively, and each filtering process has common structures for each filtering operation. By sharing common filter coefficients and registers, we have designed and implemented an smaller gated module, and moreover filtering operations are skipped on some or whole pixels what if we use some specific condition to operate filtering modules that need lots of operations. In the core of filtering modules, we achieve 33.31% and 10.85% gate count reduction compared with those of filtering modules of the conventional deblocking filter papers. The proposed low-power deblocking filter is implemented by using samsung 0.35um standard cell library technology, the maximum operationh frequency is 108MHz, and the maximum throughput is 33.03 frames/s with CCIR601 image format.

한국어

본 논문은 휴대용 멀티미디어를 위한 저전력 H.264 디블록킹 필터를 제안하였다. H.264 디블록킹 필터는 총 8개의 입력 픽셀에 대한 각각의 필터링 연산 과정을 필요로 하며, 각 필터링 과정에서 p, q 픽셀에 대해 공통 구조를 가지고 있다. 이 때 쓰이는 공통의 필터계수와 레지스터를 공유함으로써, 적은 게이트로 구현하였다. 또한 많은 연산을 필요로 하는 필터링 연산을 특정한 조건을 이용하여, 조건에 만족하면 일부 또는 전체의 필터링을 수행하지 않음으로써 저전력의 효율적인 구조를 설계할 수 있다. 제안한 H.264 디블록킹 필터 구조는 기존 논문들의 핵심 필터링 부분과 비교하여 각각 33.31%와 10.85%의 게이트 감소효과를 나타내었다. 또한 본 논문의 전체 블록은 삼성 0.35um 표준 셀 라이브러리 공정을 사용하여 구현하였으며, 최대 동작 주파수는 108MHz, 최대 처리능력은 CCIR601 형식에서 33.03 frame/s이다.

목차

요약
 Abstract
 I. 서론
 II. H,264 디블록킹 필어
 III. 제안하는 H.264 디블록킹 필터 구조
  1. 제안하는 디블록킹 필터 블록도
  2. 모드 결정 블록
  3. 제안한 Bs=4일 때의 필터링 구조
  4. 제안한 Bs=1~3일 때의 필터링 구조
 IV. 시뮬레이션 결과 및 고찰
  1. Verilog-HDL 시뮬레이션
  2. FPGA 구현 및 시뮬레이션
 V. 결론
 참고문헌

키워드

저자

• 박상우 [ Sang Woo Park | 정회원, 아이앤씨테크놀로지(I&C Technology) ]
• 허정화 [ Jeong Hwa Heo | 정회원, 세명대학교 ]
• 박상봉 [ Sang Bon Park ]

참고문헌

발행기관

간행물

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• 간행물명

  한국인터넷방송통신학회 논문지 [The Journal of the Institute of Internet, Broadcasting and Communication]

• 간기

  격월간

• pISSN

  2289-0238

• eISSN

  2289-0246

• 수록기간

  2001~2025

• 십진분류

  KDC 326 DDC 380