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초록

영어

This paper presents a new register transfer level synthesis methodology for efficient SOC system design. The previous register transfer level synthesis systems first translate from a hardware description language to sequential circuits inadequately. Secondly, the systems separate registers and combinational circuits and then optimize only combinational circuits. This paper describes their disadvantages and then proposes a new method to overcome their shortcomings. This paper also shows the effectiveness of the proposed method by using the proposed method at designing the controller of a surveillance system.

한국어

본 논문에서는 효율적인 SOC 전송 설계를 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 기존의 레지스터 전송 단계 합성기들은, 하드웨어 기술 언어로 기술된 설계 사양을 순서회로로 변환하는 과정에서 불합리한 변환을 수행하고 순서 회로를 최적화 하는 과정에서 순서회로를 구성하는 레지스터와 조합회로를 분리하여 조합회로 부만을 최적화 한다. 본 논문에서는 이러한 방식의 레지스터 전송 단계 합성기들이 가지는 단점을 지적하고, 이런 단점을 극복하기 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 또한, 제안된 방법을 감시용 시스템의 컨트롤러 설계에 적용한 결과를 제시함으로써 본 논문에서 제안하는 방법의 유용성을 입증한다.

목차

요약
 Abstract
 I. 서론
 II. 일반적인 레지스터 전송 단계 합성 방법
  1. 기존의 VHDL 번역 방법의 문제점
  2. 기존의 순서회로 최적화 방법의 문제점
 III. 제안된 레지스터 전송 단계 합성 방법
  1. VHDL의 변환
  2. 순서회로 핍홀 최적화 및 분리
 IV. 실험 및 결과
 V. 결론
 참고문헌

키워드

저자

• 인치호 [ Chi-Ho Lin | 정회원, 세명대학교 컴퓨터학부 ]

참고문헌

발행기관

간행물

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• 간행물명

  한국인터넷방송통신학회 논문지 [The Journal of the Institute of Internet, Broadcasting and Communication]

• 간기

  격월간

• pISSN

  2289-0238

• eISSN

  2289-0246

• 수록기간

  2001~2025

• 십진분류

  KDC 326 DDC 380