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본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간 법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적 의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기 를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm2, 전력 소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.

A time-interpolation technique has been applied to the conventional FLASH analog-to-digital converter (ADC) to increase a number of quantization level, thus it reduces not only a power dissipation, but also minimize an active chip area. In this work, we demonstrated 5-bit ADC which has 31 quantization levels consisting of 16 conventional voltage-mode comparators and 15 time-mode comparators. As a result, we have achieved about 48.4% voltage-mode comparator reductions. The ADC is fabricated in a 14nm fin Field-effect transistor (FinFET) process with an active die area of 0.0024 mm2 while consuming 0.82 mW through a 0.8 V supply. At 400-MS/s conversion rate, the ADC performs 28.03 dB SNDR (4.36 ENOB) at 21MHz input frequency.

Increasing demands on precision machining using CNC machines have necessitated that the tool to move with a position error as small as possible in 3-dimensional (3D) space. This paper presents the simultaneous 3D machining with a retrofitted PC-NC milling machine. To achieve the simultaneous 3-axis motions, a new precision interpolation algorithm for 3D Non-Uniform Rational B-Spline(NURBS) curve is used. With this accurate and efficient algorithm for the generation of complex. 3D shapes, a real-time NURBS interpolator was developed using a PC and the simultaneous 3D machining is accomplished.

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.

Increasing demand on precision machining using computerized numerical control (CNC) machines have necessitated that the tool move not only with the smallest possible position error but also with smoothly varying feedrates in 3-dimensional (3D) space. This paper presents the simultaneous 3D machining process investigated using a retrofitted PC-NC milling machine. To achieve the simultaneous 3-axis motions, a new precision interpolation algorithm for 3D Non Uniform Rational B-Spline (NURBS) curve is proposed. With this accurate and efficient algorithm for the generation of complex 3D shapes, a real-time NURBS interpolator was developed using a PC and the simultaneous 3D machining was accomplished satisfactorily.

In this paper, a pitch cycle waveform (PCW) is extracted, quantized, and interpolated in a time domain to synthesize high-quality speech at low bit rates. The pre-alignment technique is proposed for the accurate and efficient PCW extraction, which predicts the current PCW position from the previous PCW position assuming that pitch periods evolve slowly. Since the pitch periods are different frame by frame, the original PCW is converted into the fixed-dimension PCW using the dimension-conversion method, and subsequently quantized by code-excited linear predictive (CELP) coding. The excitation signal for the linear predictive coding (LPC) synthesis filter is generated using the time-domain interpolation and interlink of the quantized PCW's. The coder operates at 4.2 kbit/s and 3.2 kbit/s depending on the pitch period. Informal listening test demonstrates the effectiveness of the proposed coding scheme.

본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.

In this paper, a 10-bit digital-to-analog converter (DAC) with small area is proposed. The 10-bit DAC consists of a 8-bit decoder, a 2-bit time-interpolator, and a buffer amplifier. The proposed time-interpolation is achieved by controlling the charging time through a low-pass filter composed of a resistor and a capacitor. To implement the accurate time-interpolator, a control pulse generator using a replica circuit is proposed to minimize the effect of the process variation. The proposed 10-bit Time-Interpolation DAC occupies 61 % of the conventional 10-bit resistor-string DAC. The proposed DAC is designed using a $0.35{\mu}m$ CMOS process with a 3.3 V supply. The simulated DNL and INL are +0.15/-0.21 LSB and +0.15/-0.16 LSB, respectively.

The real-time NURBS interpolation method using 2-stage interpolation is studied. The 2-stage interpolation method that compensates for interpolation errors within machine BLU is proposed. The interpolation result was filtered by an Acceleration/Jerk limitation equation. Through this 2-stage interpolation, both the interpolation error condition and the motion kinematics could be satisfied. Using computer simulation in which interpolation results are evaluated by a numerical iteration method, it is shown that the 2-stage interpolation algerian could interpolate target curves precisely with geometric and dynamic contentment. The proposed algorithm was implemented in the CNC simulator system and an experimental un was conducted to identify the real-time adaptation.

The importance of stealth technology is increasing in modern warfare, and Radar Cross Section(RCS) is widely used as an indicator of stealth technology. It is useful to measure RCS using an image-based near-field to far-field transformation algorithm in short-range monostatic conditions. However, the near-field measurement system requires a longer measurement time compared to other methods. In this work, it is proposed to reduce the measured data using an interpolation method in azimuth angular domain. The calculated far-field RCS values according to the sampling rate is shown, and the performance of the algorithm applied with interpolation in the angular domain is presented. It is shown that measurement samples can be reduced several times by using the redundancy in the angular domain while producing results similar to the conventional method.

다중경로 채널의 시변 특성은 OFDM(orthogonal frequency division multiplexing) 신호의 직교성을 파괴시키며 이는 인접 채널간 간섭(ICI: interchannel interference)을 발생시켜 도플러 주파수에 비례하는 오류를 발생시킨다. 본 논문에서는 채널 시변의 원인을 주파수 옵셋과 도플러효과로 규정하고, 주파수 옵셋을 보정하기 위해 기존의 선형보간법(LI: linear interpolation method)대신 선형위상보간법(LPI: linear phase interpolation)과 도플러효과에 의한 ICI 를 제거하기 위해 기존의 주파수영역 등화기법보다 효과적인 시간영역 등화기법을 제안한다. 제안된 기법이 주파수 옵셋이 있는 시변 다중경로 페이딩 환경에서 OFDM 시스템에 적합함을 컴퓨터 모의실험을 통해 확인한다.

서브시퀀스 매칭은 시계열 데이터베이스에서 질의 시퀀스와 유사한 서브시퀀스틀 찾아내는 연산이다. 기존의 서브시퀀스 매칭 알고리즘들은 하나의 인덱스만을 사용하여 검색을 수행하기 때문에, 인덱스를 생성하기 위하여 데이터 시퀀스로부터 추출한 윈도우의 크기와 질의 시퀀스의 길이 간의 차이가 커질수록 검색 성능이 급격히 저하되는 문제점을 갖고 있다. 본 논문에서는 이러한 기존 알고리즘의 문제점을 해결하기 위하여 인덱스 보간법에 기반한 새로운 서브시퀀스 매칭 기법을 제안한다. 인덱스 보간법이란 하나 이상의 인덱스를 구축하고 주어진 질의 시퀀스의 길이에 따라 적절한 인덱스를 선택하여 검색을 수행하는 기법이다. 본 논문에서는 서브시퀀스 매칭 비용 공식을 산출하고, 이 비용 공식에 기반하여 제안된 기법의 성능을 최적화 하도록 다수의 인덱스를 구성하는 알고리즘을 제시한다. 마지막으로, 실제 데이터를 이용한 여러 가지 실험을 통하여 제안된 기법의 우수성을 정량적으로 검증한다.

본 논문은 4K-UHD 영상 크기를 지원하는 실시간 통합 복호기용 부화소 보간 회로를 제안한다. 제안하는 통합부화소 보간 회로는 H.264, MPEG-4, VC-1과 새로운 동영상 압축 표준인 HEVC를 지원한다. 회로의 면적을 줄이기 위해 각 표준에 해당하는 보간 알고리즘의 공통되는 부분을 공유하였다. 또한 회로의 저면적과 성능의 최적화를 위해 중간 버퍼를 효율적으로 사용하였다. 제안하는 통합 부화소 보간 회로를 130nm 표준 셀 라이브러리를 이용하여 합성한 결과, 회로의 크기는 122,564 게이트이고, 최대 동작 주파수 200MHz에서 4K-UHD 영상을 초당 35~86 프레임 속도로 처리한다. 따라서 제안하는 회로는 4K-UHD 영상을 실시간으로 처리할 수 있다.

This paper proposes the design of sub-pixel interpolation circuit for real-time multi-decoder supporting 4K-UHD video images. The proposed sub-pixel interpolation circuit supports H.264, MPEG-4, VC-1 and new video compression standard HEVC. The common part of the interpolation algorithm used in each video compression standard is shared to reduce the circuit size. An intermediate buffer is effectively used to reduce the circuit size and optimize the performance. The proposed sub-pixel interpolation circuit was synthesised by using 130nm standard cell library. The synthesized gate-level circuit consists of 122,564 gates and processes 35~86 image frames per second for 4K-UHD video at the maximum operation frequency of 200MHz. Therefore, the proposed circuit can process 4K-UHD video in real time.

색역폭 사상은 디스플레이 장치간의 색재현성 차이를 보정하기 위한 기법이다. 본 논문에서는 사면체 보간에 의한 실시간 색역폭 사상을 제안하고자 한다. 기존의 제안된 육면체 보간 방식에 비해 이 논문에서 제안된 사면체 보간(tetrahedral interpolation) 방법은 색공간의 분할을 통해 분할된 각각의 사면체 색 공간에서 색역폭 사상이 수행됨으로서 왜곡이 감소되고 육면체 보간이 8개의 룩업테이블을 사용하는데 비해 4개의 룩업 테이블을 사용함으로서 실시간 처리속도의 향상과 하드웨어의 구현 시 비용절감을 기대할 수가 있다.

최근 다양한 영상의 해상도 포맷이 등장하였고, 디지털 기기는 이를 지원하기 위해 입력 영상의 해상도를 확대 또는 축소하는 전용 스케일러 칩을 내장하고 있다. 따라서 스케일러 칩의 성능과 하드웨어 크기는 중요하다고 할 수 있다. 본 논문에서는 Han이 제안한 조합 보간 스케일러 알고리즘을 Han, Jung이 제안한 Dual-clock을 가지는 라인 메모리 구조를 이용해 하드웨어 설계를 진행하였다. 제안하는 하드웨어는 QHD 환경에서 실시간으로 처리가 가능한 구조로, Verilog를 이용해 설계되었으며 Xilinx Vivado 2023.1을 이용하여 검증하였다. 또한 Han이 제안한 알고리즘과 하드웨어의 정량적 수치 평가 비교를 통해 성능을 검증하였다.

Recently, various video resolution formats have emerged, and digital devices have built in dedicated scaler chips to support them by enlarging or reducing the resolution of input videos. Therefore, the performance and hardware size of scaler chips are important. In this paper, the combinatorial interpolation scaler algorithm proposed by Han is used to design the hardware using the line memory structure with dual-clock proposed by Han and Jung. The proposed hardware is capable of real-time processing in QHD environments, designed using Verilog, and validated using Xilinx's Vivado 2023.1. We also verify the performance of Han's proposed algorithm with a quantitative numerical evaluation of the proposed hardware.

Human model simulation has been widely used in various industrial areas such as ergonomic design, product evaluation and characteristic analysis of work-related musculoskeletal disorders. However, the process of building digital human models and capturing their behaviors requires many costly and time-consuming fabrication iterations. To overcome the limitations of this expensive and time-consuming process, many studies have recently presented a markerless motion capture approach that reconstructs the time-varying skeletal motions from optical devices. However, the drawback of the markerless motion capture approach is that the phenomenon of occlusion of motion data occurs in real-time human simulation. In this study, we propose a systematic method of discriminating missing or inaccurate motion data due to motion occlusion and interpolating a sequence of motion frames captured by a markerless depth camera.

최근 실시간 가상 인물 애니메이션 시스템이 활발하게 보급되면서 피부모양을 자연스럽게 유지하면서도 고속으로 동작할 수 있는 인체 변형 방법이 요구되고 있다. 본 논문은 가상 인물을 구성하는 메쉬의 정점들을 회전 연산만으로 이동시켜 실시간에 인체를 변형하는 모델을 제안한다. 인체 변형의 처리과정으로 드로니 삼각화를 이용하여 각 정점의 회전 기준이 될 관절을 찾는 방법을 제시하고, 사원수 형태로 입력된 동작을 회전축의 방향에 따라 분해한 후 각 정점에 차등적으로 적용하여 피부를 자연스럽게 변형할 수 있음을 보인다.

Reconstructing underwater geometry in real time with forward-looking sonar is critical for applications such as localization, mapping, and path planning. Geometrical data must be repeatedly calculated and overwritten in real time because the reliability of the acoustic data is affected by various factors. Moreover, scattering of signal data during the coordinate conversion process may lead to geometrical errors, which lowers the accuracy of the information obtained by the sensor system. In this study, we propose a three-step data processing method with low computational cost for real-time operation. First, the number of data points to be interpolated is determined with respect to the distance between each point and the size of the data grid in a Cartesian coordinate system. Then, the data are processed with a nonlinear interpolation so that they exhibit linear properties in the coordinate system. Finally, the data are transformed based on variations in the position and orientation of the sonar over time. The results of an evaluation of our proposed approach in a simulation show that the nonlinear interpolation operation constructed a continuous underwater geometry dataset with low geometrical error.

본 논문에서는 시계열 데이터베이스에서 정규화 변환을 지원하는 서브시퀀스 매칭 알고리즘을 제안한다. 정규화 변환을 시계열 데이터 간의 절대적인 유클리드 거리에 관계 없이, 구성하는 값들의 상대적인 변화 추이가 유사한 패턴을 갖는 시계열 데이터를 검색하는 데에 유용하다. 기존의 서브시퀀스 매칭 알고리즘을 확장 없이 정규화 변환 서브시퀀스 매칭에 단순히 응용할 경우, 질의 결과로 반환되어야 할 서부시퀀스를 모두 찾아내지 못하는 착오 기각이 발생한다. 또한, 정규화 변환을 지원하는 기존의 전체 매칭 알고리즘의 경우, 모든 가능한 질의 시퀀스 길이 각각에 대하여 하나씩의 인덱스를 생성하여야 하므로, 저장 공간 및 데이터 시퀀스 삽입/삭제의 부담이 매우 심각하다. 본 논문에서는 인덱스 보간법을 이용하여 문제를 해결한다. 인덱스 보간법은 인덱스가 요구되는 모든 경우 중에서 적당한 간격의 일부에 대해서만 생성된 인덱스를 이용하며, 인덱스가 필요한 모든 경우에 대한 탐색을 수행하는 기법이다. 제안된 알고리즘은 몇 개의 질의 시퀀스 길이에 대해서만 각각 인덱스를 생성한 후, 이를 이용하여 모든 가능한 길이의 질의 시퀀스에 대해서 탐색을 수행한다. 이때, 착오 기각이 발생하지 않음을 증명한다. 제안된 알고리즘은 질의 시에 주어진 질의 시퀀스의 길이에 따라 생성되어 있는 인덱스 중에서 가장 적절한 것을 선택하여 탐색을 수행한다. 이때, 생성되어 있는 인덱스의 개수가 많을수록 탐색 성능이 향상된다. 필요에 따라 인덱스의 개수를 변화함으로써 탐색 성능과 저장 공간 간의 비율을 유연하게 조정할 수 있다. 질의 시퀀스의 길이 256 ~ 512중 다섯 개의 길이에 대해 인덱스를 생성하여 실험한 결과, 탐색 결과 선택률이 $10^{-2}$일 때 제안된 알고리즘의 탐색 성능이 순차 검색에 비하여 평균 2.40배, 선택률이 $10^{-5}$일 때 평균 14.6배 개선되었다. 제안된 알고리즘의 탐색 성능은 탐색 결과 선택률이 작아질수록 더욱 향상되므로, 실제 데이터베이스 응용에서의 효용성이 높다고 판단된다.

It is efficient to use the time-domain beamforming to operate the various pulse with the different pulse length, frequency, bandwidth in active sonar system. In this paper, we propose a time-domain beamformer with the cumulative processing in the decomposed channel using the polynomial interpolation to solve the problem of the computational cost, high transmission data rate, and the lack of internal memory.