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Workflow model based-on homogeneous activity needs to be transformed into basic workflow model in order to run in distributed environment. A workflow model mapping algorithm oriented homogeneous activity is proposed which can generate independent basic workflow fragments for homogeneous activities of different configuration modes using different processing mechanisms, and then form the basic workflow model based on the assembly of these workflow fragments. The algorithm provides a complete set of virtual mapping mechanism to solve it effectively focusing on the problem of the topological relationship of redundant activities difficult to describe in the dynamic selection model of homogeneous activity.

본 논문에서는 최근 무선 통신 시스템에서 빠른 데이터전송 방식으로서 사용되고 있는 OFDM 통신방식의 저소비전력화 방안을 제안한다. 일반적으로 OFDM에서 주요 신호처리 방식은 디지털을 이용한 프리에 변환이다. 이런 디지털 프리에 변환은 많은 소비전력이 필요하며 이것은 무선통신 시스템에 있어서 커다란 제약이 되고 있다. 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI는 이러한 소비전력의 문제를 해결할 수 있는 주요 대안으로 떠오르고 있다. 그러나 이러한 신호처리 방식을 사용하기 위해서는 전류모드를 이용한 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)가 필수적으로 필요하다. 본 논문에서는 전류모드로 구성한 아날로그 프리에 변환(FFT) LSI를 이용해 수신단의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하였으며 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 제안된 전류모드 직병렬/병직렬 변환기의 개발로 저소비전력에 큰 장점을 지니고 있는 아날로그 FFT LSI의 활용이 가능해졌으며 송수신단 시스템에서 큰 소비전력의 감소효과를 가져올 것으로 기대된다.

OFDM is used for achieving a high-speed data transmission in mobile wireless communication systems. Conventionally, fast Fourier transform that is the main signal processing of OFDM is implemented using digital signal processing. The DSP FFT LSI requires large power consumption. Current-mode FFT LSI with analog signal processing is one of the best solutions for high speed and low power consumption. However, for the operation of current-mode FFT LSI that has the structure of parallel-input and parallel-output, current-mode serial-to-parallel and parallel-to-serial converter are indispensable. We propose a novel current-mode SPC and PSC and full chip simulation results agree with experimental data. The proposed current-mode SPC and PSC promise the wide application of the current-mode analog signal processing in the field of low power wireless communication LSI.

본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.

The design of a 3.2 Gb/s serial link receiver in $0.18{\mu}m$ CMOS process is presented. The major factors limiting the performance of high-speed links are transmission channel bandwidth, timing uncertainty. The design uses a multi-level signaling(4-PAM) to overcome these problems. Moreover, to increase data bit-rate and lower BER, we designed this circuit by using a current mode amplifier, Current-mode Logic(CML) sampling latches. The 4-PAM receiver achieves 3.2 Gb/s and BER is less than $1.0\;{\times}\;10^{-12}$. The $0.5\;{\times}\;0.6\;mm^2$ chip consumes 49 mA at 3.2 Gb/s from a 1.8-V supply.

본 논문은 리눅스 환경에서 9비트 RS-232 통신에 필요한 패러티 모드 전환 방식을 사용할 때 발생하는 바이트 간 전송 지연증가 문제를 분석하고 해결책을 제시한다. 문자 전송방식인 RS-232통신에서 메시지의 시작을 나타내기 위하여 9비트통신을 하는 경우가 상당히 있다. 8 비트 문자통신을 기본으로 하는 통상의 리눅스에서는 9비트지원을 하기위해서는 패러티 모드를 변환하는 방법이 사용되는데, 실험결과 이때 OS 틱(tick) 수준의 지연이 발생하는 것을 확인하였다. 본 논문에서 지연의 원인이 드라이버에서 전송 FIFO 버퍼에 남은 데이터를 기다리는데 걸리는 시간의 최소단위를 OS 틱을 사용하기 때문인 것을 밝혀내었으며, 표준 리눅스 드라이버를 수정하여 패러티 모드전환 시간을 1ms 이내로 감소시켰다. 최근 다양한 시스템 통신 방식의 개발되었지만, 여전히 기존의 많은 표준 및 시스템이 RS-232 방식을 사용하여 9 bit 통신을 하고 잇는 경우에 리눅스 활용이 가능하게 되었다는 의미가 있다.

We analyze the problem that is occurring when using parity mode transformation required for 9 bit serial communication under Linux environment and propose the solution. The parity mode change is used for 9 bit serial communication in the Linux that by nature supports only 8 bit serial communication. delay (around OS tick) arises. Our analysis shows that the cause is minimum length of waiting time to transmit data remained in Tx FIFO buffers. A modified Linux serial driver proposed in this paper decreases the delay less than 1ms by using accurate time delaying. Despite various system communication interfaces, enormous existing standards and system have adopted RS-232 serial communication, and the part of them have communicated by 9bit serial.