Earticle

The multiprocessor computing is composed of more than one central processing units (CPU) that simultaneously execute the task of a parallel application for obtain quick results, to process a massive amount of data, and to solve a problem in expected time. If Scheduling is done properly in task allocation then they are increase the performance of the system. Task scheduling in a parallel environment is one of the NP-problems, which deals with the optimal assignment of a task. In this paper, various algorithms are surveyed that apportion a parallel program impersonate by an edge-weighted Directed Acyclic Graph (DAG). These include Bounded no. of Processors (BNP), Unbounded no. of Clusters (UNC), Task Duplication Based scheduling (TDB) and Arbitrary Processor Network scheduling algorithm (APN). The objective of this paper is to study and explore several DAG based task scheduling algorithm and the performance of all of the algorithms is evaluated and compared against each other on a unified basis by using various scheduling parameters.

Task scheduling is essential for the suitable operation of multiprocessor systems. The task scheduling is prime significance of multiprocessor parallel systems. In this paper, an efficient method based on genetic algorithms is developed to solve the multiprocessor scheduling problem. The paper also aims to provide a comparative study of incorporating heuristics such as ‘Earliest Deadline First (EDF)’ and ‘Shortest Computation Time First (SCTF)’ separately with genetic algorithms. We exhibit efficiency of Node duplication Genetic Algorithm (NGA) based technique by comparing against some of the existing deterministic scheduling techniques for minimizing inter processor traffic communication. A comparative study of the results obtained from simulations shows that genetic algorithm can be used to schedule tasks to meet deadlines, in turn to obtain high processor utilization. Performance analysis of NGA is compared with GA, FCFS and List Scheduler. Experimental results show that the NGA is betters than the others. Performance of NGA, GA, List Scheduling, and FCFS is almost 64.1%, 55.55%, 52.08, and 41.033% respectively.

본 논문에서는 새로운 멀티프로세서 디자인을 위한 상위 수준 합성 시스템의 회로 복잡도 최적화 ILP 알고리즘을 제안하였다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 ILP 알고리즘을 이용하여 증명하였다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 행한 결과, 기존의 데이터패스 스케줄링 결과와 정확하게 일치함으로서, 제시된 모든 ILP 수식이 정확하게 기술되었음을 알 수 있었다.

In this paper, we have proposed a circuit complexity optimization ILP algorithm of high-level synthesis system for new multiprocessor design. We have analyzed to the operator characteristics and structure of datapath in the most important high-level synthesis. We also introduced the concept of virtual operator for the scheduling of multi-cycle operations. Thus, we demonstrated the complexity to implement a multi-cycle operation of the operator, regardless of the type of operation that can be applied for commonly use in the ILP algorithm. We have achieved is that standard benchmark model for the scheduling of the 5th digital wave filter, it was exactly the same due to the existing datapath scheduling results.

In this paper, I propose a thread scheduling policy for faster packet processing on the network processors with multithreaded multiprocessor architecture. To implement the proposed policy, I derived several basic parameters related to the thread scheduling and included a new parameter representing the packet contents and the features of the multithreaded architecture. Through the empirical study using a network processor, I proved the proposed scheduling ploicy provides better throughput and load balancing compared to the generally used thread scheduling policy.

멀티 프로세서 시스템에서 스케쥴링은 매우 중요한 부분이지만, 최적의 해를 구하는 것이 복잡하여 최근 다양한 휴리스틱 방법들에 의한 스케쥴링 알고리즘들이 제안되고 있다. 본 논문에서는 유전 알고리즘을 이용한 새로운 스케쥴링 알고리즘을 제시한다. 또한, 해를 구하는 과정에서 시뮬레이티드 어닐링 (simulated annealing)의 확률을 이용하여 유전 알고리즘의 성능을 개선시킨다. 제시된 알고리즘은 태스크들의 최종 수행 완료 시간 (makespan)을 최소화하는 것을 목표로 한다. 모의 실험을 통하여 제시된 알고리즘이 다른 알고리즘보다 최종 수행 완료 시간이 작음을 확인할 수 있었다.

The task scheduling in multiprocessor system is one of the key elements in the effective utilization of multiprocessor systems. The optimal assignment of tasks to multiprocessor is, in almost practical cases, an NP-hard problem. Consequently algorithms based on various modern heuristics have been proposed for practical reason. This paper proposes a new task scheduling algorithm using Genetic Algorithm which combines simulated annealing (GA+SA) in multiprocessor environment. In solution algorithms, the Genetic Algorithm (GA) and the simulated annealing (SA) are cooperatively used. In this method, the convergence of GA is improved by introducing the probability of SA as the criterion for acceptance of new trial solution. The objective of proposed scheduling algorithm is to minimize makespan. The effectiveness of the proposed algorithm is shown through simulation studies. In simulation studies, the result of proposed algorithm is better than that of any other algorithms.

본 논문에서는 Parsec을 이용하여 병렬디지털신호처리용 분산공유메모리 다중처리시스템의 성능 분석을 위한 시뮬레이터를 구현한다. 이 시뮬레이터의 특징은 TMS320C6701 DSP 칩의 DMA 기능과 빠른 접근시간을 가진 지역메모리를 사용하는 시스템의 시뮬레이션에 적합하다는 것이다. 또한 시스템의 성능 매개변수 수정과 하드웨어 구성요소들에 대한 재구성이 쉽기 때문에 다양한 실행 환경에서 시스템의 성능을 분석할 수 있다. 시뮬레이션에서는 DSP 알고리즘에서 널리 사용하는 FET, 2D FET, Matrix Multiplication, Fir Filter를 사용하여 프로세서의 수 데이터 크기, 하드웨어 요소의 변화에 따른 실행 시간을 측정한다. 그리고 그 결과를 비교함으로써 본 논문에서 구현한 시뮬레이터의 성능을 검증한다.

In this paper we implement a new simulator for performance analysis of a parallel digital signal processing distributed shared memory multiprocessor systems. using Parsec The key idea of this simulator is suitable in simulation of system that uses DMA function of TMS320C6701 DSP chip and local memory which have fast access time. Also, because correction of performance parameter and reconfiguration for hardware components are easy, we can analyze performance of system in various execution environments. In the simulation, FET, 2D FET, Matrix Multiplication. and Fir Filter, which are widely used DSP algorithms. have been employed. Using our simulator, the result has been recorded according to different the number of processor, data sizes, and a change of hardware element. The performance of our simulator has been verified by comparing those recorded results.

본 논문은 메모리 공유 기반의 시퀀트 멀티프로세서 시스템에 관한 시뮬레이션 연구이다. 이 시스템은 단일 프로세서의 한계성을 극복하기 위하여 도입된 것이며 또한 심메트리 시스템으로 버클리 유닉스 시스템과 시스템 V 계열 명령어들 모두 운용이 가능한 유닉스 버전이다. 이 시스템의 특징과 구현시 사용되어지는 마이크로 시스템 루틴들이 소개된다. 그리고 이 시스템의 4개의 멀티 프로세서를 활용하여 하나의 병열 프로그램이 구현되어진다. 결과로는, 시뮬레이션 할 때 사용한 4개의 프로세서 성능을 실행 시간과 스피드 업 현상으로 분석한다.

In this thesis, the Sequent multiprocessor system based on memory sharing are simulated and discussed.. This system is to overcome the limits of single processor, and is shared memory multiprocessors running version of UNIX and supporting both the Berkeley UNIX and UNIX system V command sets on the symmetry. The characteristics and microtasking routines of the system are shown. A parallel algorithm is implemented on the Sequent system with a certain number of processors, from 1 to 4, respectively. The execution time and the speed-up are used to measure the performance per processors. In conclusion, computational results are cited in the thesis.

다단계 상호 연결망(MIN)에 중복 경로를 제공하여 오류를 허용하는 기술을 개발하기 위하여 많은 연구가 진행되어 왔다. 지금까지 MIN에서 중복 경로는 추가된 stage와 중복된 데이터 경로 같은 추가 적인 하드웨어를 첨가함으로써 실현되었다. 본 논문은 계층적 MIN이라는 새로운 위상의 MIN을 제안한다. 제안된 MIN은 기존의 MIN보다 적은 2.5N-4개의 스위칭소자를 사용하여 구성되었다. 비록 기존의 MIN 보다 적은 하드웨어를 사용할지라도 완전 접근 성질을 가지고 있으며, 또한 오류 허용을 위한 선택적 중복 경로를 제공한다. 더욱이 HMIN에서는 지역화된 통신을 위한 지름길이 제공되어 다중 프로세서 시스템에서 지역 참조성을 활용하는 장점을 갖게 된다. 지역참조성의 정도를 변화시키며 제안된 시스템의 성능을 분석하였으며 모의실험을 수행하였다.

There has been a lot of researches to develop techniques that provide redundant paths, there by making Multistage Interconnection Networks(MINs) fault tolerant. So far, the redundant paths in MINs have been realized by adding additional hardware such as extra stages or duplicated data links. This paper presents a new MIN topology called Hierarchical MIN. The proposed MIN is constructed with 2.5N-4 switching elements, which are much fewer than that of the classical MINs. Even though there are fewer hardware than the classical MINs, the HMIN possesses the property of full access and also provides alternative paths for the fault tolerant. Furthermore, since there is the short cut in HMIN for the localized communication, it takes advantage of exploiting the locality of reference in multiprocessor systems. Its performance under varying degrees of localized communication is analysed and simulated.

병렬 스케줄링의 목적은 다중프로세서 시스템 환경에서 병렬성을 가진 응용프로그램에 대해 최소의 동기화 오버헤드와 부하균등(load balance)을 달성하도록 스케줄링을 수행하는데 있다. 프로세서들이 병렬 반복(iteration)을 실행하기 위해서는 메모리로부터 반복들에 대한 chunk를 계산하고 할당받게 된다. 이때, 전역 메모리의 상호 배타적인 빈번한 접근으로 많은 스케쥴링 오버헤드 및 병목현상이 발생된다. 또한, 프로세서에게 할당된 chunk내 병렬 반복들의 분포가 서로 상이한 경우,각 chunk의 실행시간이 서로 달라 부하불균등의 원인이 되어 결과적으로 전체 스케쥴링 성능에 나쁜 영향을 준다. 따라서, 최소의 스케줄링 오버 헤드와 부하균등을 달성하기 위해 본 논문에 서는 기존의 방법들에서 문제점들을 도출하고, 자료의 국부성과 프로세서 동족성(affinity)을 고려한 병렬 루프 스케줄링 알고리즘을 제안한다.

The purpose of a parallel scheduling under a multiprocessor environment is to carry out the scheduling with the minimum synchronization overhead, and to perform load balance for a parallel application program. The processors calculate the chunk of iteration and are allocated to carry out the parallel iteration. At this time, it frequently accesses mutually exclusive global memory so that there are a lot of scheduling overhead and bottleneck imposed. And also, when the distribution of the parallel iteration in the allocated chunk to the processor is different, the different execution time of each chunk causes the load imbalance and badly affects the capability of the all scheduling. In the paper. we investigate the problems on the conventional algorithms in order to achieve the minimum scheduling overhead and load balance. we then present a new parallel loop scheduling algorithm, considering the locality of the data and processor affinity.

본 논문은 다중 버스 상호 적속망을 갖는 다중처리기 시스템에서, 기억장치 접근 요구의 경쟁에 의하여 영향을 받는 시스템의 성능을 평가하기 위하여 이산 사건 모델을 구성하였다. 또한 시스템의 해석적 모델과 시뮬레이터 모델을 구성하여 해석적 모델의 결과와 시뮬레이터 모델의결과를 상호 검증하였다. 검증 방법으로는 프로세서의 수, 기억장치 모듈의 수, 버스의 수와 국부 기억장치 실패율을 입력인수로 하여 기억장치 밴드폭, 프로세서, 기억장치 모듈 및 버스의 이용율, 버스 상호 충돌의 정도를 결정할 수 있었다.　따라서 시스템을 설RP할 때 시뮬레이션을 통하여 입력인수의 상호작용을 해석함으로써 시스템의 성능을 평가할 수 있게 된다.

To evaluate the performance of a multiprocessor system, a discrete event model of memory interference in the system employing multiple-bus interconnection networks is proposed. An analytic model of the system is presented and then simulator models are implemented for cross-verifying the analytic results and simulation results. The simulator model takes as input the number of processors, the number of memory modules, the number of buses and the local memory miss ratio. The model produces as output the memory bandwidth, the processor, memory module and bus utilization and the bus contention ratio. Using the model in the design of the system, it is possible to evaluate the system performance by analyzing the interaction of the input parameters.

공유메모리 다중프로세서 시스템의 성능은 하드웨어 구조 뿐 아니라 운영체제의 프로세서 스케줄링 정책 등과 같은 소프트웨어에 의해 큰 영향을 받는다. 하지만, 현재 말이 사용되는 대부분의 모의실험기들은 하나의 벤치마크 응용프로그램의 수행만을 지원하기 때문에 다중 프로그래밍 환경에 대한 모의실험이 불가능하다. 본 논문은 복수개의 응용프로그램들이 프로세서와 기타 시스템 자원을 공유하며 경쟁하는 다중 프로그래밍 환경에 대한 모의실험을 프로그램 구동형 모의실험 환경 하에서 구현하는 기법을 제안한다. 제안하는 기법은 실제 수행환경에 근접한 모의실험을 가능하게 하며, 이를 통해 제한된 시스템 자원에 대한 공유와 충돌의 영향을 자세하게 분석할 수 있다. 또한, 스케줄링 정책의 구현과 분석을 가능하게 함으로써 시스템 구조에 맞는 최적의 정책을 수립할 수 있도록 한다.

The performance of a shared memory multiprocessor system is dependent on the system software such as scheduling policy as well as hardware system. Most of existing simulators, however, do not support simulation for multi-programmed environment because they can execute only a single benchmark application at a time. We propose a multi-programmed simulation method on a program-driven simulator, which enables the concurrent executions of multiple parallel workloads contending for limited system resources. Using the proposed method, system developers can measure and analyze detailed effects of resource conflicts among the concurrent applications as well as the effects of scheduling policies on a program-driven simulator. As a result, the proposed multi-programmed simulation provides more accurate and realistic performance projection to design a multiprocessor system.

In this paper, an advanced load balancing algorithm in nth order Hypercube distributed system has been proposed. The new algorithm uses centralized load-balancing to avoid blocking phenomenon and processor thrashing, and shows the results which makes loads to approach average value of loads. The new algorithm os compared with several other algorithm and it shows a merit in cost function value.

태스크 스케줄링은 여러 개의 수행 가능한 태스크 중에서 하나의 태스크를 선정하여 프로세서에 할당하는 중요한 역할을 한다. 실시간 시스템에서 경성 실시간 태스크를 적시에 스케줄링하지 못하면 시스템이 다운되는 최악의 상태가 발생하므로 실시간 시스템은 효율성, 자원 및 속도 등의 문제 외에도 시간 제약도 진지하게 고려해야 한다. 본 논문에서는 L-RE 좌표를 이용하여 실시간 다중프로세서 시스템에서의 새로운 우선순위 기준 스케줄링 알고리즘을 제안한다. L-RE 좌표 알고리즘은 태스크의 스케줄링 효율을 높이기 위해 고안 되었으며 우선순위를 할당하는데 데드라인과 함께 유휴시간을 고려하고 있다. 시뮬레이션 결과는 LR-E 알고리즘이 EDF보다 스케줄의 원활성을 높이고 또 LLF보다는 문맥교환 수를 줄일 수 있음을 보여준다.

Task scheduling is an essential part of any computer system for allocating tasks to a processor of the system among various competitors. As we know, in real-time system, the failure of scheduling a hard real-time task my lead to disastrous consequence. Besides efficiency, resource and speed, real-time system has to take time constraint in serious consideration. This paper proposes a priority-driven scheduling algorithm for real-time multiprocessor system. which is called L-RE coordinates algorithm. L-RE coordinates is a new way of describing the task scheduling problem. In the algorithm, we take both deadline and laxity into consideration for allocating the priority. The simulation result shows that the new algorithm is viable and performance better than EDF and LLF algorithm on schedulability and context switch respectively.

최근 몇 년간 클리스터링 기반 다중 프로세서 시스템에서의 상호 연결망으로서의 버스의 제약을 극복하기 위한 단방향 지점간 링크를 이용한 링 구조가 제안되었다. 하지만 계속되는 프로세서의 고속화와 지역 버스 및 메모리의 고성능화로 인해 지점간 링크의 현재 표준 대역폭으로는 시스템 확장성에 한계를 보이며 이에 따라 대역폭 확장에 대한 연구가 필요하다. 본 논문에서는 클리스터링 기반 다중프로세서 시스템으로 개발된 PANDA 시스템을 기본 모델로 채택한다. 최근 대중화된 프로세서 및 지역 버스의 사양을 반영한 모의실험을 통해 현재의 지점간 링크가 전체 시스템 성능에 병목이 됨을 보여주고 두 배 이상의 대역폭 확장이 필요함을 보인다. 상호 연결망의 대역폭을 확장하기 위해, 두 배 증가된 대역폭을 지닌 새로운 링크를 개발하는 것은 과다한 설계비용과 개발시간이 요구된다. 이에 대한 대안으로 본 논문에서는 상용화되어있어 쉽게 적용 가능한 기존 IEEE 표준 대역폭을 가진 링크를 이용해 이중으로 링을 구성하는 몇 가지 방법 단순 이중 링, 트랜잭션 분리 이중 링, 방향 분리 이중 링 - 을 제시하고 모의실험을 통해 두 배 대역폭 단일 링과 더불어 각각의 방식에 대한 장단점을 분석한다.

In the past several years, many systems which adopted ring topology with high-speed unidirectional point-to-point links have emerged to overcome the limit of bus for interconnection network of clustered multiprocessor system. However, rapid increase of processor speed and performance improvement of local bus and memory system limit scalability of system with point-to-point link of standard bandwidth. Therefore, necessity to extend bandwidth is emphasized. In this paper, we adopt PANDA system as base model, which is clustering-based multiprocessor system. By simulating a model adopting commercial processor and local bus specification, we show that point-to-point link is bottleneck of system performance, and bandwidth expansion by more than 200% is needed. To expand bandwidth of interconnection network, it needs excessive design cost and time to develop new point-to-point link with doubled bandwidth. As an alternative to double bandwidth, we propose several ways to implement dual ring -simple dual ring, transaction-separated dual ring, direction-separated dual ring- by using off-the-shelf point-to-point links with IEEE standard bandwidth. We analyze pros. and cons. of each model compared with doubled-bandwidth single ring by simulation.

In a multiple-bus multiprocessor system in which processors and memory modulus are interconnected through system buses, time delay due to bus contention degrades system performance. In order to reduce such a problem , and optimal bus arbitration scheme and its hardware are neccessary. In this study, performaces of four arbitration schemes are analyzed and compared : fixed-priority, equal-priority, rotating-priority and round-robin priority schemes. For the study, the software simulator of a multiple-bus multiprocessor system is developed by using SLAM II. Simulation results show that, when memory sccesses are evenly distributed to all memory modulus, round-robin priority scheme provides the best performance. But when a hot spot exists, the use of the fixed priority scheme results in the shortest access time.

효율적인 스케줄링 알고리즘은 적은 문맥교환 횟수를 가지면서 동시에 잘 정의된 임의의 태스크 집합에 대해 높은 스케줄링 성공률을 갖고 있어야 한다. 기존의 단일 프로세서 스케줄링 알고리즘들은 멀티프로세서 스케줄링 알고리즘들에 비해 시간 복잡도가 낮지만 멀티프로세서 환경에서 그대로 적용시킬 경우 스케줄링 성공률이 많이 떨어진다. 본 논문에서는 비슷한 시간 복잡도를 가지면서도 멀티프로세서 환경에서 높은 성공률을 얻을 수 있는 EDF-ZLP와 LLF-RP 알고리즘을 제안하고 이 알고리즘들의 추가적인 성능 향상 방안을 제안한다.

다중프로세서 환경에서 타스크들을 할당해주는 중앙 프로세서를 두고 Laxity를 기반으로 긴급타스크를 선택하여 스케쥴링을 수행한다. 중앙프로세서는 프로세서들의 슬랙시간과 각 프로세서의 Local큐에 대기하고 있는 비주기적 타스크의 총 수행시간 등의 상태정보를 수집 분석하여, 타스크의 실행시간에 가장 적합한 프로세서를 선xor하여 할당한다. 또한 타스크 특성에 따라 주기적 타스크와 비주기적 타스크로 나누고 주지적 타스크는 마감시간을 지키는 범위 내에서 최대한 수행시간을 연기 시켰다. 시뮬레이션 결과 Overload(마감시간을 지키지 못하는 타스크)수의 감소와 빠른 응답시간을 제공함을 알 수 있었다.

The CC-NUMA based, distributed shared memory is an emerging architecture for multiprocessor computer systems because of its scalability and easy of programming. In this paper, we analyzed performance of a ring-based, CC-NUMA multiprocessor computer system using a commercial workload targeted for popular OLTP applications. Based on the traces collected from real machines, the characteristics of the commercial workload could be obtained. The simulation results showed that the bottleneck on the ring could be effectively removed by using a dual ring structure. We believe our simulation methodology and results will help us to design better multiprocessor computer systems for commercial application domains.