Earticle

In an Internet of Things (IoT)-configured system, each device executes on-chip software. Recent IoT devices require fast execution time of complex services, such as analyzing a large amount of data, while maintaining low-power computation. As service complexity increases, the service requires high-performance computing and more space for embedded space. However, the low performance of IoT edge devices and their small memory size can hinder the complex and diverse operations of IoT services. In this paper, we propose a remote on-demand software code execution unit using the cloudification of on-chip code memory to accelerate the program execution of an IoT edge device with a low-performance processor. We propose a simulation approach to distribute remote code executed on the server side and on the edge side according to the program's computational and communicational needs. Our on-demand remote code execution unit simulation platform, which includes an instruction set simulator based on 16-bit ARM Thumb instruction set architecture, successfully emulates the architectural behavior of on-chip flash memory, enabling embedded devices to accelerate and execute software using remote execution code in the IoT environment.

웹어셈블리(Wasm)는 다양한 프로그래밍 언어에서 컴파일되어 웹 브라우저와 다양한 런타임 환경에서 실행될 수 있는 강력한 이진 언어이다. 특히 많은 Wasm 런타임에서 지원하고 있는 Just-in-Time (JIT) 컴파일은 성능 면에서 뛰어나지만, 메모리 보안 측면에서 W^X 정책을 위반하여 새로운 보안 위협을 유발한다. 이에 본 연구에서는 Intel MPK를 활용하여 JIT 컴파일된 코드의 메모리 보호를 개선하는 기법을 제안한다. 우리는 보호 키의 다양화와 메모리 접근 제어를 통해 코드스페이스를 안전하게 관리하는 코드스페이스 보호 알고리즘을 설계하였다. 또한 이를 Wasm Micro Runtime(WAMR)에 구현하여 실험을 진행하였다. CoreMark와 PolyBench로 성능을 측정한 결과, CoreMark에서는 프로토타입이 기존 WAMR에 비해 약 1.59% 성능 향상을 보였으며, PolyBench에서는 기존 WAMR에 비해 평균적으로 약 12%의 성능 향상을 보였다.

WebAssembly(Wasm) is a powerful platform that enables compiled code in various programming languages to be executed in web browser and in varied runtime environments. Specifically, for performance optimization, Wasm runtime provides Just-in-Time (JIT) compilation, but this poses a new security threat that violates the W^X policy in terms of memory security. In this study, we proposed a technique to improve the memory protection of JIT compiled code using Intel MPK and applied it to Wasm Micro Runtime (WAMR) to conduct experiments. We designed a code space protection algorithm that safely manages code space through diversification and randomization of protection keys and memory access control. As a result of benchmarking with CoreMark and PolyBench, the WAMR with memory protection showed performance improvement of about 1.59% in CoreMark and performance improvement of about 12% in PolyBench compared to the WAMR without memory protection.

This paper proposes a memory testable code called MTA(Memory TestAble) code which is based on error correcting code technique for testing functional faults in semiconductor memories. The characteristics of this code are analyzed and compared with those of conventional codes. The developed decoding technique for this code can reduce the decoder circuits up to 70% and obtain two-times faster decoding speed than other codes such as hamming code or Hsiao code. The MTA code is eccectively applicable to parallel testing of semiconductor memories because it has the same information length and parity length. It can detect from single error functional faults to triple error in semiconductor memories.

The objective of this research is to design a high-performance NAND flash memory system containing a buffer system. The proposed instruction buffer in the NAND flash memory consists of two parts, that is, a fully associative temporal buffer for temporal locality and a fully associative spatial buffer for spatial locality. A spatial buffer with a large fetching size turns out to be effective for serial instructions, and a temporal buffer with a small fetching size is devised for branch instructions. Simulation shows that the average memory access time of the proposed system is better than that of other buffer systems with four times more space. The average miss ratio is improved by about 70% compared with that of other buffer systems.

Microcontrollers (MCUs) for endpoint smart sensor devices of internet-of-thing (IoT) are being implemented as system-on-chip (SoC) with on-chip instruction flash memory, in which user firmware is embedded. MCUs directly fetch binary code-based instructions through bit-line sense amplifier (S/A) integrated with on-chip flash memory. The S/A compares bit cell current with reference current to identify which data are programmed. The S/A in reading '0' (erased) cell data consumes a large sink current, which is greater than off-current for '1' (programmed) cell data. The main motivation of our approach is to reduce the number of accesses of erased cells by binary code level transformation. This paper proposes a built-in write/read path architecture using binary code inversion method based on hot-spot region detection of instruction code access to reduce sensing current in S/A. From the profiling result of instruction access patterns, hot-spot region of an original compiled binary code is conditionally inverted with the proposed bit-inversion techniques. The de-inversion hardware only consumes small logic current instead of analog sink current in S/A and it is integrated with the conventional S/A to restore original binary instructions. The proposed techniques are applied to the fully-custom designed MCU with ARM Cortex-M0$^{TM}$ using 0.18um Magnachip Flash-embedded CMOS process and the benefits in terms of power consumption reduction are evaluated for Dhrystone$^{TM}$ benchmark. The profiling environment of instruction code executions is implemented by extending commercial ARM KEIL$^{TM}$ MDK (MCU Development Kit) with our custom-designed access analyzer.

메모리 관련 수행은 일반적으로, 임베디드 시스템에서의 전체 전력 소모에서 상당한 양을 차지하고 있으며, 임베디드 시스템에서 사용되는 메모리 중 상당수가 에너지 절약을 용이하도록 다중의 작동 모드(예: 액티브, 스탠바이, 냅, 파워다운) 기능을 지니고 있다. 본 논문에서는 메모리 접근 코드의 스케줄링이 전력 소모에 미치는 관계를 이용함으로서 메모리의 작동 모드를 최대한 활용하는 문제에 대한 해결책을 제시한다. 기존의 방법에서는 (1) 제한된 레지스터 조건을 만족함과 (2) 효율적인 메모리 접근 모드 (예: 페이지, 버스트 모드) 활용 등을 후반부의 별개 작업으로 고려한 반면, 본 제안한 방법은 (1)과 (2) 두 요소를 메모리 접근 코드 스케줄링에 긴밀히 결합시켜 전력 소모를 효과적으로 줄이고자 하였다. 벤치마크를 사용한 실험에서 우리가 제안한 방법을 사용하면, 기존의 일방적 우선순위를 기반으로 한 그리디 방식보다 평균 $32.13\%$ 더 적은 전력 소모를 가짐을 입증하였다.

메모리 관련 수행은 일반적으로, 임베디드 시스템에서의 전체 전력 소모에서 상당한 양을 차지하고 있으며, 임베디드 시스템에서 사용되는 메모리 중 상당수가 에너지 절약을 용이하도록 다중의 작동 모드(예: 액티브, 스탠바이, 냅, 파워다운) 기능을 지니고 있다. 본 논문에서는 메모리 접근 코드의 스케줄링이 전력 소모에 미치는 관계를 이용함으로서 메모리의 작동 모드를 최대한 활용하는 문제에 대한 해결책을 제시한다. 기존의 방법에서는 (1) 제한된 레지스터 조건을 만족함과 (2) 효율적인 메모리 접근 모드 (예: 페이지, 버스트 모드) 활용 등을 후반부의 별개 작업으로 고려한 반면, 본 제안한 방법은 (1)과 (2) 두 요소를 메모리 접근 코드 스케줄링에 긴밀히 결합시켜 전력 소모를 효과적으로 줄이고자 하였다. 벤치마크를 사용한 실험에서 우리가 제안한 방법을 사용하면, 기존의 일방적 우선순위를 기반으로 한 그리디 방식보다 평균 $32.13\%$ 더 적은 전력 소모를 가짐을 입증하였다.

광굴절 결정체가 홀로그래픽 저장 매개체로 이용될 수 있음이 Chen에 의해 제시된 이후, 광굴절 결정체는 대용량 광메모리로서 관심의 초점이 되었다. 그리하여 홀로그래픽 기법을 이용하여 이미지를 광굴절 결정체에 저장시키는 방법에 대한 연구가 광범위하게 이루어져 왔다. 보통 여러개의 홀로그램을 저장 매체인 광굴절 결정체에 중첩하여 저장하는 경우, 먼저 기록된 홀로그램이 뒤이어 기록되는 홀로그램들에 의해서 지워지기 때문에 먼저 기록된 홀로그램의 복원이 어려워진다. (중략)

메모리 모듈 핸들러가 동작을 할 때에는 정상적인 동작을 주로 하지만, 모터나 실린더 혹은 센서의 오동작으로 인하여 알람이 발생할 때가 있다. 이때 해당 알람에 대한 고유의 알람 코드가 있어야 하며, 기존 방식은 알람을 순서대로 나열하여 작성하거나, 모터나 IO를 기준으로 하여 알람 코드를 작성하였다. 그러나 모터나 IO수가 늘어남에 따라 알람코드를 생성하는 일이 매우 큰 일이 되었다. 또한 작성자에 따라서 일관성도 없어서 알람코드가 추가되지 않은 알람에 대해서는 소스 없이 알람 코드만 보고 어떤 알람인지 판단하기가 어려워져, 알람 발생에 대해 신속한 대응을 할 수가 없게 되었다. 이러한 문제를 해결하기 위해 모터와 IO에 대한 알람은 알람코드에 일정한 규칙을 만들어 신속히 생성하고, 소스에도 바로 추가시킬 수 있으며, 작성자가 다르더라도 일관성 있는 알람 코드가 추가되어 어떤 장비라도 어느 알람인지 알 수 있는 알고리즘을 제안한다.

바이트 단위로 접근이 가능하고, 비휘발성을 가지는 SCM(Storage Class Memory)을 이용하여 프로세스의 작업공간으로 활용함과 동시에 파일을 저장하는 형태의 운영체제 기법에 대한 연구가 활발하게 이루어지고 있다. 본 논문에서는 이러한 형태에서 파일이 저장되는 방법을 토대로 프로세스 생성 시 실행 파일의 읽기 전용의 특성을 가지는 실행 코드를 프로세스 공간에 직접 매핑하는 기법에 대하여 제안한다.

In this study, a parallel performance of CUPID-code has been investigated for both Ethernet and Infiniband network system to examine the effect of cache memory and network-speed. Bi-conjugate gradient solver of CUPID-code has been parallelised by using domain decomposition method and message passing interface (MPI). It is shown that the parallel performance of Ethernet-network system is worse than that of Infiniband-network system due to the slow network-speed and a small cache memory. It is also found that the parallel performance of each system deteriorates for a small problem due to the communication overhead, but the performance of Infiniband-network system is better than Ethernet-network system due to a much faster network-speed. For a large problem, the parallel performance depends less on network system.

멀티코어 CPU와 BLAS, LAPACK을 구현한 최적 수치라이브러리, 직접 희소 솔버의 대중화 등 PC나 워크스테이션 수준에서도 대규모 유한요소 모델을 해석할 수 있도록 컴퓨팅 환경이 급속도로 변화되었다. 이 논문에서는 멀티코어 CPU를 갖는 공유 메모리 구조에 대한 병렬 유한요소 프로그램 설계시 고려사항으로 (1) 최적화된 수치라이브러리의 사용, (2) 최신 직접 희소 솔버의 사용, (3) OpenMP를 이용한 병렬 요소 강성 행렬의 계산, (4) 희소행렬 저장방식의 일종인 triplet을 이용한 어셈블 기법 등을 제시하였다. 또한 대규모 수치모델을 통해 많은 시간이 소요되는 작업을 기준으로 병렬화 효과를 검토하였다.

The computing environment has changed rapidly to enable large-scale finite element models to be analyzed at the PC or workstation level, such as multi-core CPU, optimal math kernel library implementing BLAS and LAPACK, and popularization of direct sparse solvers. In this paper, the design considerations on a parallel finite element code for shared memory based multi-core CPU system are proposed; (1) the use of optimized numerical libraries, (2) the use of latest direct sparse solvers, (3) parallelism using OpenMP for computing element stiffness matrices, and (4) assembly techniques using triplets, which is a type of sparse matrix storage. In addition, the parallelization effect is examined on the time-consuming works through a large scale finite element model.

본 논문에서는 위상 다중화 홀로그래픽 메모리 시스템에서 사용될 최적의 위상코드를 구현하기 위해 기존에 위상 다중화에 많이 사용되고 있는 Hadamard 행렬을 비롯한 여러 행태의 랜덤 위상코드들의 상호상관 값에 의한 Cross talk의 영향 및 신호대 잡음비, 그리고 어드레스 갯수를 비교 분석하였다.

전원을 전적으로 배터리에 의존하는 모바일 임베디드 시스템은 배터리 용량의 한계 때문에 효율적인 에너지의 사용이 매우 중요하다. 특히 memory subsystem은 전체 system에서 소모되는 에너지에서 큰 비중을 차지한다. 이 논문은 성능 면에서 cache의 대안이 되고, cache보다 간단한 구조 때문에 전력소모가 훨씬 적은 on-chip scratch-pad memory(SPM)를 효율적으로 이용할 수 있는 소스 코드 변환 방법 및 SPM 관리방법을 제안한다. 각 함수 단위로 코드 변환을 하며, 어떤 변수를 SPM에 할당하기 위한 소스코드 변환을 했을 때, 소스코드 분석만으로 알 수 있는 변수의 정적인 참조 횟수를 가중치로 고려하여, 코드 변환 후 메모리 참조에 의한 실행 시간과 에너지 소모를 계산하고 이를 바탕으로 SPM에 할당한 변수를 결정한 다음 실제 그 코드 변환을 적용한다. 제안된 코드 변환은 컴파일러에 의해 자동화 될 수 있다. 10개의 임베디드 벤치마크 프로그램을 이용하여 본 논문에서 제안하는 방법의 성능 평가를 한 결과, 실행 시간은 평균 23% 향상되고 에너지 소모는 평균 49% 감소함을 알 수 있다.

SPM (Scratch-Pad Memory)을 위한 코드 배치 기법과 demand paging기법을 Post pass optimizer를 사용하여 구현한다. 코드 배치 문제는 ILP (Integer Linear Programming) 문제로 변환하여 해결한다. 최적 화기는 ILP 해답의 질을 높이기 위해 응용 프로그램의 프로파일 정보를 사용하고, 코드로부터 natural loop을 추출한다. 또한 SPM을 사용하여 demand paging을 할수 있도록 추가 코드를 삽입한다. 이 기법을 사용해 6개의 내장형 응용 프로그램을 실험하였고, 프로그램 크기의 $20\%$에 해당하는 SPM에 대해 전력 소모는 $75.9\%$로 감소하였고 성능은 $54.5\%$ 증가하였다.

SPM (Scratch-Pad Memory)을 위한 코드 배치 기법과 demand paging기법을 Post pass optimizer를 사용하여 구현한다. 코드 배치 문제는 ILP (Integer Linear Programming) 문제로 변환하여 해결한다. 최적 화기는 ILP 해답의 질을 높이기 위해 응용 프로그램의 프로파일 정보를 사용하고, 코드로부터 natural loop을 추출한다. 또한 SPM을 사용하여 demand paging을 할수 있도록 추가 코드를 삽입한다. 이 기법을 사용해 6개의 내장형 응용 프로그램을 실험하였고, 프로그램 크기의 $20\%$에 해당하는 SPM에 대해 전력 소모는 $75.9\%$로 감소하였고 성능은 $54.5\%$ 증가하였다.

A RVLC(Reversible Variable Length Code) with an efficient table memory is proposed in this paper. In the conventional decoding methods, the weight of symbols and code values are used for the decoding table. These methods can be applied for Huffman decoding. In VLC decoding, many studies have been done for memory efficiency and decoding speed. We propose an improved table construction method for general VLC and RVLC decoding, which uses the transition number of bits within a symbol with an enhanced weight decomposition. In this method, tile table for RVLC decoding can be implemented with a smaller memory

1968년에 발표된 구식 싱글턴 혼합기수 고속푸리에 변환 포트란 서브루틴에 존재하는 일반적인 $N$ 문제에 대한 간단한 처치법을 제안하였다. 주어진 문제에 대한 간략한 검토를 마친 후에, 새로운 처치법을 동적메모리 할당방법의 입장에서 최악상황분석법을 통해 논의하였다. 본 논의를 통해 여기서 제시된 프로그래밍 기법은 최소한 다차원 데이터 집합에 대해 지금까지 제시된 여타 처치법보다 우월함을 보였다.

We propose a simple prescription for resolving the general-$N$ problem existing in the old-fashioned mixed-radix fast Fourier transformation FORTRAN subroutine by Singleton in 1968. After a brief investigation on the problem, we discuss our prescription with the worst case analysis within the dynamical allocation. The analysis reveals that our implementation is superior, at least for multi-variate data set, than previously proposed data copying methods.