Earticle

In this paper, we propose deep learning-based cryptanalysis on lightweight block ciphers, SIMON and SPECK. The block-sized bit arrays are encrypted with the block ciphers applying different number of round functions. The deep learning models are trained to generate the ciphertexts from the plaintexts and recover the plaintexts from the ciphertexts, which are attacks called Encryption Emulation (EE) and Plaintext Recovery (PR), respectively. The results are compared by using Bit Accuracy Probability (BAP) for each bit. It is shown that the round-reduced SIMON is higher BAP than round-reduced SPECK32/64. These results indicate that the round-reduced SIMON32/64 is more vulnerable than the round-reduced SPECK32/64.

본 논문에서는 32-bit RISC-V 프로세서 상에서 경량 블록 암호인 SIMECK과 SIMON의 카운터 운용 모드에 대한 최적 구현을 제안한다. CTR 운용 모드의 특징을 활용하여 일부 값을 사전 연산하는 라운드 함수 최적화, 단일평문 최적화와 2개의 평문 병렬 최적화를 제안한다. RISC-V 상에서의 SIMECK과 SIMON에 대한 선행 연구 결과가 존재하지 않기 때문에 단일 평문 최적화와 2개의 평문 병렬 최적화 구현물에 대해 사전 연산 기법이 적용된 구현물과 사전 연산이 적용되지 않은 구현물의 성능을 비교하였다. 결과적으로, 사전 연산 기법이 적용된 구현물은 사전 연산이 적용되지 않은 구현물 대비 모두 1%의 성능 향상을 확인하였다.

In this paper, we propose an optimal implementation of lightweight block ciphers, SIMECK and SIMON counter operation mode, on a 32-bit RISC-V processor. Utilizing the characteristics of the CTR operating mode, we propose round function optimization that precomputes some values, single plaintext optimization and two plaintext parallel optimization. Since there are no previous research results on SIMECK and SIMON on RISC-V, we compared the performance of implementations with and without precomputation techniques for single plaintext optimization and two plaintext parallel optimization implementations. As a result, the implementations to which the precomputation technique was applied showed a performance improvement of 1% compared to the implementations to which precomputation was not applied.

본 논문에서는 경량 블록 암호인 PIPO-64/128, 256에 대해 T-table을 사용한 구현을 최초로 제시한다. 제안 방법은 최초 16개의 T-table을 요구하지만, 필요한 두 종류의 T-table이 순환 구조임을 보이고 T-table 개수를 줄여 구현하는 변형 방법을 추가로 제시한다. 제안 방법들의 T-table 수(코드 크기)-속도간 상충관계 분석을 위해 각각 변형 구현물을 Intel Core i7-9700K 프로세서 환경에서 평가한다. 평가를 통해 획득한 속도 최적화 구현은 TLU(Table-Look-Up) 레퍼런스 구현에 비해 PIPO-64/128, 256에서 각각 11.33, 9.31배, 비트 슬라이스(Bit Slice) 레퍼런스 구현에 비해 각각 3.31, 2.76배 향상된 속도를 갖는다.

In this paper, we presents for the first time an implementation using T-table for PIPO-64/128, 256 which are lightweight block ciphers. While our proposed implementation requires 16 T-tables, we show that the two types of T-tables are circulant and obtain variants implementations that require a smaller number of T-tables. We then discuss trade-off between the number of required T-tables (code size) and throughput by evaluating the throughput of the variant implementations on an Intel Core i7-9700K processor. The throughput-optimized versions for PIPO-64/128, 256 provide better throughput than TLU(Table-Look-Up) reference implementation by factors of 3.11 and 2.76, respectively, and bit-slice reference implementation by factors of 3.11 and 2.76, respectively.

사물인터넷(IoT), 클라우드 컴퓨팅, 빅데이터 등의 확산으로 애플리케이션에 대한 고속 암호화의 필요성이 대두되고 있다. GPU 최적화는 GPU가 이론적으로 얻은 암호 분석 결과 또는 축소된 버전을 합리적인 시간에 검증하는데 사용될 수 있다. 본 논문에서는 다양한 환경에서 구현되고 있는 PIPO 경량암호를 대상으로 GPU 상에서 구현하였다. PIPO에 대한 무차별 대입 공격을 고려하여 최적 구현하였다. 특히 비트 슬라이싱 기법을 적용한 최적화 구현과 GPU 요소를 최대한 사용하였다. 결과적으로 제안 기법의 구현은 RTX 3060 환경에서 초당 약 195억의 처리량을 보여 이전 연구 보다 약 122배 높은 처리량을 달성하였다.

With the spread of the Internet of Things (IoT), cloud computing, and big data, the need for high-speed encryption for applications is emerging. GPU optimization can be used to validate cryptographic analysis results or reduced versions theoretically obtained by the GPU in a reasonable time. In this paper, PIPO lightweight encryption implemented in various environments was implemented on GPU. Optimally implemented considering the brute force attack on PIPO. In particular, the optimization implementation applying the bit slicing technique and the GPU elements were used as much as possible. As a result, the implementation of the proposed method showed a throughput of about 19.5 billion per second in the RTX 3060 environment, achieving a throughput of about 122 times higher than that of the previous study.

2002년 Chow 등은 공격자가 암호 알고리즘의 입출력뿐만 아니라 중간값을 관찰하거나 변조할 수 있는 능력을 가지는 화이트박스 모델을 정의하였다. 화이트박스 암호(White-Box Cryptography, WBC)는 화이트박스 모델에서 하드웨어나 설계의 기밀성에 의존하지 않고 소프트웨어만으로 암호 알고리즘 내 암호 키를 안전하게 보호하는 것을 목표로 한다. 그러나 Chow 등이 제안한 초기 테이블 참조 방식의 화이트박스 구현은 모두 안전하지 않음이 증명되었으며, 2022년 Ranea 등은 라운드 함수의 방정식을 저장하고 이를 풀어 출력을 구하는 새로운 방식의 음함수 화이트박스 구현을 제안하였다. 본 연구에서는 모바일 환경에 적합한 경량 블록 암호인 PIPO 알고리즘에 음함수 화이트박스 구현 방식을 적용하고, 이를 위한 화이트박스 모듈 생성기와 사용자의 암호화 모듈 연산 알고리즘을 제시한다. 또한, 기존의 연구되었던 PIPO 테이블 참조 화이트박스 구현과 메모리 사용량을 비교하고, PIPO 음함수 화이트박스 구현의 성능 및 안전성을 분석한다.

In 2002, Chow et al. introduced the white-box model, where an attacker can observe and manipulate not only the inputs and outputs of a cryptographic algorithm but also its intermediate values. White-Box Cryptography (WBC) aims to securely protect cryptographic keys within this model using software alone, without relying on secure hardware or on the secrecy of the design. However, the initial look-up table white-box implementations proposed by Chow et al. were proven insecure. In2022, Ranea et al. proposed a implicit white-box implementation, a new design of white-box implementation based on implicit functions, which represents round functions as implicit functions and computes outputs by solving these equations. This study applies the implicit white-box implementation to the lightweight block cipher PIPO, designed for mobile environments, and introduces algorithms for a white-box module generator and white-box encryption module operations. Furthermore, it compares the memory usage of look-up table and implicit PIPO white-box implementations and analyzes the performance of the implicit PIPO white-box implementation.

최근 세계적으로 사물인터넷 부문의 지출 성장이 높아짐에 따라 이를 암호화하기 위한 경량 블록 암호의 중요성 또한 높아지고 있다. ICISC 2020에 제안된 경량 블록 암호 PIPO 암호화 알고리즘은 Unbalanced bridge 구조를 이용한 SPN 구조의 암호이다. 화이트박스 공격 모델은 공격자가 암호화 동작의 중간값까지 알 수 있는 상태를 의미한다. 이를 대응하기 위한 기법으로 2002년 Chow 등은 화이트박스 구현 기법을 제안하여 DES와 AES에 적용하였다. 본 논문에서는 경량 블록 암호 PIPO 알고리즘에 화이트박스 구현 기법을 적용한 화이트박스 PIPO를 제안한다. 화이트박스 PIPO는 Chow 등이 제안한 화이트박스 AES 대비 테이블의 크기는 약 5.8배, 연산 시간은 약 17배 감소하였다. 또한, 모바일 보안제품에 화이트박스 PIPO를 활용하였으며 적용 범위에 따른 테스트 케이스 별 실험 결과를 제시한다.

With the recent increase in spending growth in the IoT sector worldwide, the importance of lightweight block ciphers to encrypt them is also increasing. The lightweight block cipher PIPO algorithm proposed in ICISC 2020 is an SPN-structured cipher using an unbalanced bridge structure. The white box attack model refers to a state in which an attacker may know the intermediate value of the encryption operation. As a technique to cope with this, Chow et al. proposed a white box implementation technique and applied it to DES and AES in 2002. In this paper, we propose a white box PIPO applying a white box implementation to a lightweight block cipher PIPO algorithm. In the white box PIPO, the size of the table decreased by about 5.8 times and the calculation time decreased by about 17 times compared to the white box AES proposed by Chow and others. In addition, white box PIPO was used for mobile security products, and experimental results for each test case according to the scope of application are presented.

본 논문에서는 경량 블록 암호 PIPO에 대한 인테그랄 구별자(integral distinguisher)을 탐색한 결과를 통해 8-라운드 PIPO-64/128에 대한 키 복구 공격을 수행한다. ICISC 2020에서 제안된 경량 블록 암호 PIPO는 고차 마스킹 구현을 고려한 설계를 통해 부채널 공격에 대한 저항성을 갖는 효율적인 구현이 가능하다. 동시에 차분 분석, 선형 분석 등의 다양한 분석법을 적용하여 PIPO의 안전성을 보였다. 그러나 인테그랄 공격에 대해, 5-라운드 이상의 인테그랄 구별자가 존재하지 않을 것이라고 제안되었을 뿐 인테그랄 공격에 대한 안전성 분석은 현재까지 수행된 바 없다. 본 논문에서는 MILP 기반 Division Property를 통해 PIPO에 대한 인테그랄 구별자를 탐색하는 방법을 제시하고, 기존의 결과와 달리 6-라운드 인테그랄 구별자가 존재함을 보인다. 뿐만 아니라, PIPO의 라운드 함수 구조를 활용하여 입출력에 대한 선형 변환을 고려하는 인테그랄 구별자 탐색 방법을 통해 총 136개의 6-라운드 인테그랄 구별자를 제시한다. 마지막으로, 획득한 6-라운드 인테그랄 구별자 중 4개를 이용하여 2^124.5849의 시간 복잡도와 2⁹³의 메모리 복잡도를 가지는 8-라운드 PIPO-64/128 키 복구 공격을 제안한다.

In this paper, we search integral distinguishers of lightweight block cipher PIPO and propose a key recovery attack on 8-round PIPO-64/128 with the obtained 6-round distinguishers. The lightweight block cipher PIPO proposed in ICISC 2020 is designed to provide the efficient implementation of high-order masking for side-channel attack resistance. In the proposal, various attacks such as differential and linear cryptanalyses were applied to show the sufficient security strength. However, the designers leave integral attack to be conducted and only show that it is unlikely for PIPO to have integral distinguishers longer than 5-round PIPO without further analysis on Division Property. In this paper, we search integral distinguishers of PIPO using a MILP-aided Division Property search method. Our search can show that there exist 6-round integral distinguishers, which is different from what the designers insist. We also consider linear operation on input and output of distinguisher, respectively, and manage to obtain totally 136 6-round integral distinguishers. Finally, we present an 8-round PIPO-64/128 key recovery attack with time complexity 2^124.5849 and memory complexity of 2⁹³ with four 6-round integral distinguishers among the entire obtained distinguishers.

본 논문에서는 유비쿼터스 컴퓨팅 보안을 위한 128비트 Reversible Cellular Automata(RCA)기반 경량 블록 암호를 설계하고 구현한다. 유비쿼터스 컴퓨팅이 요구하는 하드웨어 제약조건을 충족하기 위하여 높은 임의성을 제공하는 Cellular Automata를 기반으로 블록구조를 설계하였다. 구현된 블록 암호기법은 암호화 과정동안 704 클럭 사이클로 동작하고 2,874 게이트수를 보였다. 구현 결과 기존의 AES나 NTRU보다 처리속도가 31% 향상되었고, gate수는 20%만큼 절감되었다. 차분 분석(Differential Cryptanalysis)과 Strict Avalanche Criterion(SAC)을 수행함으로써 구현된 블록 암호 알고리즘의 안정성을 검증하였다.

This paper presents a 128-bit Reversible Cellular Automata (RCA) based lightweight block cipher for Ubiquitous computing security. To satisfy resource-constraints for Ubiquitous computing, it is designed as block architecture based on Cellular Automata with high pseudo-randomness. Our implementation requires 704 clock cycles and consumes 2,874 gates for encryption of a 128-bit data block. In conclusion, the processing time outperformed that of AES and NTRU by 31%, and the number of gate was saved by 20%. We evaluate robustness of our implementation against both Differential Cryptanalysis and Strict Avalanche Criterion.

무선 인터넷과 IoT(Internet of Things) 기술 기반의 다양한 스마트기기가 확산함에 따라 경량 블록 암호 기술의 사용이 증가하고 있다. 경량 블록 암호는 저전력과 저면적 환경에서 데이터의 보안, 무결성, 인증 등 스마트 기기의 정보보호에 필수적인 기술로 자리 잡고 있다. 그러나, 개발된 경량 블록 암호 기술에 대한 공격 기법들이 연구되면서, 개선의 필요성이 대두되고 있다. 본 연구에서는 경량 블록 암호 기술을 개선하기 위해, 추가적인 논리 게이트오버헤드가 전혀 없는 비용 제로(zero-cost) 기반의 통계적 경로 재설계 기법(Statistical Path Redesign)을 제안한다. 이 통계적 경로 재설계 기법을 활용하여, 경량 블록 암호의 국제 표준으로 선정된 SPN(Substitution-Permutation Network) 구조의 PRESENT[2]와 ARX(Addition-Rotation-XOR) 구조의 HIGHT[3] 암호 기술에 대한 취약성을 분석하고, 최적화된 개선 방안을 제안한다. 그리고, 개선된 경량 블록 암호에 대해 기존 공격 기법들에 대한 저항성과 최초 제안된 경량 블록 암호와의 성능을 대수적 검증과 시뮬레이션 결과로 분석한다.

As various smart devices based on wireless internet and IoT(Internet of Things) technologies proliferate, the demand for lightweight block cipher technology continues to rise. Lightweight block ciphers have become an essential component for ensuring data security, integrity, and authentication in smart devices operating within low-power and resource-constrained environments. However, as cryptanalysis techniques against existing lightweight block ciphers advance, the necessity for structural improvement is emerging. In this paper, to enhance lightweight block cipher security, we propose a Statistical Path Redesign(SPR) technique achieved at zero-cost, incurring absolutely no additional logic gate overhead. Using this SPR technique, we analyze the vulnerabilities of the SPN(Substitution-Permutation Network)-based PRESENT[2] and ARX(Addition-Rotation-XOR)-based HIGHT[3] architectures which are both registered as international standards for lightweight ciphers, and propose optimized improvement schemes. Finally, through rigorous algebraic verification and extensive simulation results, we demonstrate that the enhanced lightweight block ciphers fundamentally evade known attack vectors while maintaining the performance profiles of the originally proposed designs.

초경량 LEA 128비트 블록 암호화 아키텍처는 자원이 제약된 유비쿼터스 장치에 보안성을 높일 방법으 로, 국가보안기술연구소에서 개발되고 국제표준화기구와 국제전기기술위원회에서 암호 분야 국제 표준으로 제정된 보안 알고리즘인 128비트 Lightweight Encryption Algorithm 알고리즘을 하드웨어 환경에서 설계하여 내부 레지 스터 재사용, 리소스 공유를 통해 LEA 암호화/복호화 모듈을 저 면적으로 구현하였다. Xilinx ISE 14.7 Virtex-5 를 이용하여 합성한 결과, 최대 주파수는 190.88MHz를 달성했으며 최대 128Mbps의 처리 속도를 가진다. 또한, 301개의 Flip-Flop, 1151개의 Look-Up-Table, 485개의 슬라이스로 구현되어 128비트 LEA 알고리즘을 저면적으 로 구현된 하드웨어 디자인을 제시한다.

In this paper, we present an efficient hardware design of the 128-bit Lightweight Encryption Algorithm. LEA is a security algorithm developed by the National Security Technology Institute and established as an international standard for cryptography in the International Organization for Standardization and International Electrotechnical Commission for use in a hardware environment. The proposed architecture is based on internal register reuse and resource sharing to lower the LEA encryption/decryption crypto core’s area. The maximum frequency is 190.88MHz and has throughput of 128Mbps. In addition, 301 Flip-Flops, 1151 Look-Up-Tables, and 485 Slices are utilized to present a low-area 128-bit LEA hardware design.

CHAM is a lightweight block cipher, proposed in ICISC 2017. CHAM-n/k has the n-bit block and the k-bit key, and designers recommend CHAM-64/128, CHAM-128/128, and CHAM-128/256. In this paper, we study how to make optimal software implementation of CHAM such that it has high encryption speed on CPUs with high computing power. The best performances of our CHAM implementations are 1.6 cycles/byte for CHAM-64/128, 2.3 cycles/byte for CHAM-128/128, and 3.8 cycles/byte for CHAM-128/256. The comparison with existing software implementation results for well-known block ciphers shows that our results are competitive.

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

80/128-비트의 마스터키를 지원하는 초경량 블록암호 PRESENT-80/128의 하드웨어 구현에 대해 기술한다. PRESENT 알고리듬은 SPN (substitution and permutation network)을 기반으로 하며 31번의 라운드 변환을 갖는다. 64-비트 데이터 패스를 갖는 단일 라운드 변환 회로를 이용하여 31번의 라운드가 반복처리 되도록 하였으며, 암호화/복호화 회로가 공유되도록 설계하였다. Verilog HDL로 설계된 PRESENT 프로세서를 Virtex5 XC5VSX-95T FPGA로 구현하여 정상 동작함을 확인하였다. 최대 275 Mhz 클록으로 동작하여 550 Mbps의 성능을 갖는 것으로 예측되었다.

This paper describes a hardware implementation of ultra-lightweight block cipher algorithm PRESENT-80/128 that supports for two master key lengths of 80-bit and 128-bit. The PRESENT algorithm that is based on SPN (substitution and permutation network) consists of 31 round transformations. A round processing block of 64-bit data-path is used to process 31 rounds iteratively, and circuits for encryption and decryption are designed to share hardware resources. The PRESENT-80/128 crypto-processor designed in Verilog-HDL was verified using Virtex5 XC5VSX-95T FPGA and test system. The estimated throughput is about 550 Mbps with 275 MHz clock frequency.

본 논문에서는 2-bit RISC-V 프로세서 상에서의 경량 블록 암호인 SPECK의 CTR 운용 모드에 대한 최적 구현을 제안한다. RISC-V 상에서의 SPECK 단일 평문과 2개의 평문에 대한 최적화와 고정된 논스 값을 사용하는 CTR 운용모드의 특징을 활용하여 일부 값에 대해 사전 연산을 하는 라운드 함수 최적화를 제안한다. 결과적으로, 레퍼런스 대비 제안된 기법은 단일 평문과 2개의 평문에 대해 각각 5.76배 2.24배 성능 향상을 확인하였으며, 사전 연산 기법을 적용하지 않은 최적 구현 대비 사전 연산 기법을 적용하였을 때, 1% 성능 향상을 확인하였다.

ICISC'19에서 기존 CHAM과 동일한 구조와 규격을 갖지만, 라운드 수만 증가시킨 revised CHAM이 발표되었다. CHAM은 사물인터넷에서 사용되는 저사양 프로세서에서 효율적인 구현이 가능한 특징을 갖고 있다. AVR, ARM 프로세서 상에서의 CHAM 암호 알고리즘에 대한 최적 구현은 존재하지만, 아직 RISC-V 프로세서 상에서의 CHAM 구현은 존재하지 않는다. 따라서, 본 논문에서는 RISC-V 프로세서 상에서의 Revised CHAM 알고리즘을 최초로 구현을 제안한다. CHAM 라운드 함수의 내부 구조의 일부를 생략하여 최적 구현하였다. 그리고 홀수 라운드와 짝수 라운드를 모듈별로 구현하여 필요에 따라 모듈을 호출하여 손쉽게 사용할 수 있게 하였다. 결과적으로, RISC-V 상에서 제안 기법 적용하기 전보다 제안 기법 적용 후에 12%의 속도 향상을 달성하였다.

PIPO 경량 블록암호는 ICISC'20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR 운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer 함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서 Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기 때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부 정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서 키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.

PIPO lightweight block ciphers were announced in ICISC'20. In this paper, a single-block optimization implementation and parallel optimization implementation of PIPO lightweight block cipher ECB, CBC, and CTR operation modes are performed on a 32-bit RISC-V processor. A single block implementation proposes an efficient 8-bit unit of Rlayer function implementation on a 32-bit register. In a parallel implementation, internal alignment of registers for parallel implementation is performed, and a method for four different blocks to perform Rlayer function operations on one register is described. In addition, since it is difficult to apply the parallel implementation technique to the encryption process in the parallel implementation of the CBC operation mode, it is proposed to apply the parallel implementation technique in the decryption process. In parallel implementation of the CTR operation mode, an extended initialization vector is used to propose a register internal alignment omission technique. This paper shows that the parallel implementation technique is applicable to several block cipher operation modes. As a result, it is confirmed that the performance improvement is 1.7 times in a single-block implementation and 1.89 times in a parallel implementation compared to the performance of the existing research implementation that includes the key schedule process in the ECB operation mode.

본 논문에서는 경량 블록암호 알고리듬 TWINE의 하드웨어 설계에 대해 기술한다. TWINE은 80-비트 또는 128-비트의 마스터키를 사용하여 64-비트의 평문(암호문)을 암호(복호)하여 64-비트의 암호문(평문)을 만드는 대칭키 블록암호이며, s-box와 XOR만 사용하므로 경량 하드웨어 구현에 적합하다는 특징을 갖는다. 암호화 연산과 복호화 연산의 하드웨어 공유를 통해 게이트 수가 최소화 되도록 구현하였으며, 설계된 TWINE 크립토 코어는 RTL 시뮬레이션을 통해 기능을 검증하였다.

한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 경량 블록암호 알고리듬 HIGHT용 저면적/저전력 암호/복호 코어를 설계하였다. IoT(Internet of Things) 보안에 적합하도록 개발된 경량 블록암호 알고리듬 HIGHT는 128비트의 마스터 키를 사용하여 64비트의 평문을 64비트의 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 data path를 32 비트로 축소하여 설계하였으며, 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계를 최적화하였다.

This paper describes a design of area-efficient/low-power cryptographic processor for lightweight block cipher algorithm HIGHT which was approved as a cryptographic standard by KATS and ISO/IEC. The HIGHT algorithm which is suitable for the security of IoT(Internet of Things), encrypts a 64-bit plain text with a 128-bit cipher key to make a 64-bit cipher text, and vice versa. For area-efficient and low-power implementation, we adopt 32-bit data path and optimize round transform block and key scheduler to share hardware resources for encryption and decryption.

PIPO 경량 블록암호는 ICISC’20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.

PIPO lightweight block ciphers were announced in ICISC'20. In this paper, a single-block optimization implementation and paralleloptimization implementation of PIPO lightweight block cipher ECB, CBC, and CTR operation modes are performed on a 32-bit RISC-Vprocessor. A single block implementation proposes an efficient 8-bit unit of Rlayer function implementation on a 32-bit register. Ina parallel implementation, internal alignment of registers for parallel implementation is performed, and a method for four differentblocks to perform Rlayer function operations on one register is described. In addition, since it is difficult to apply the parallelimplementation technique to the encryption process in the parallel implementation of the CBC operation mode, it is proposed toapply the parallel implementation technique in the decryption process. In parallel implementation of the CTR operation mode, anextended initialization vector is used to propose a register internal alignment omission technique. This paper shows that the parallelimplementation technique is applicable to several block cipher operation modes. As a result, it is confirmed that the performanceimprovement is 1.7 times in a single-block implementation and 1.89 times in a parallel implementation compared to the performanceof the existing research implementation that includes the key schedule process in the ECB operation mode.

사물인터넷에 성능이 향상됨에 따라 사물인터넷에 사용되는 저사양 프로세서들의 보안도 주목받고 있다. 이에 따라, 저사양 프로세서 상에서 안전하고 효율적으로 동작하는 경량 암호에 대한 개발과 최적연구가 활발히 진행되고 있다. 경량 블록 암호 중 하나인 SIMECK은 경량 블록 암호인 SPECK과 SIMON의 이점만을 결합한 암호 알고리즘이다. 본 논문에서는 저사양 프로세서 상에서의 경량 블록암호 SIMECK 최적 구현 동향에 대해 살펴본다.