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최근 하드웨어와 소프웨어의 발전으로 데이터의 처리 용량과 처리 속도도 급속하게 증가하고 있다. 이로 인한 데이터 사용량은 기하급수적으로 증가하고 있으며, 이미 컴퓨터가 처리해야하는 자료는 초당 5천 트랜잭션을 넘었다. 이처럼 빅데이터가 중요한 이유는 실시간 때문이며, 이는 어떠한 상황에서도 모든 데이터를 분석하여 정확한 데이터를 적시에 얻을 수 있기 때문이다. 또한, 빅데이터를 활용한 스마트 공장을 만들면 개발 및 생산비용, 품질관리 비용 감소효과가 있을 것으로 예상하고 많은 연구가 수행되고 있다. 본 논문에서는 많은 데이터들이 발생하는 반도체 공정에서 고속의 빅데이터 처리를 위한 인-메모리 데이터 그리드를 이용한 시스템을 구현하였으며, 실험을 통해 향상된 성능을 입증하였다. 구현한 시스템은 반도체 뿐 만 아니라 빅데이터를 사용하는 모든 부분에서 응용 가능 할 것으로 판단된다.

Data processing capacity and speed are rapidly increasing due to the development of hardware and software in recent time. As a result, data usage is geometrically increasing and the amount of data which computers have to process has already exceeded five-thousand transaction per second. That is, the importance of Big Data is due to its ‘real-time’ and this makes it possible to analyze all the data in order to obtain accurate data at right time under any circumstances. Moreover, there are many researches about this as construction of smart factory with the application of Big Data is expected to have reduction in development, production, and quality management cost. In this paper, system using In-Memory Data Grid for high speed processing is implemnted in semiconductor process which numerous data occur and improved performance is proven with experiments. Implemented system is expected to be possible to apply on not only the semiconductor but also any fields using Big Data and further researches will be made for possible application on other fields.

리눅스 Cgroups은 컨테이너 기반 클라우드 서비스 구축에서 각 컨테이너 별 시스템 자원을 할당하기 위한 핵심 적인 역할을 담당하고 있다. 특히 입출력 자원의 경우 리눅스 Cgroups은 컨테이너의 가중치에 따라 입출력 대역폭을 분배하는 기법을 지원하고 있다. 그러나 성능 분석 결과에 따르면 현재 리눅스 Cgroups의 입출력 대역폭 분배 기법은 NVMe SSD와 같은 고성능 저장장치를 사용할 경우 입출력 성능이 크게 저하된다는 한계점을 가지고 있다. 따라서 본 논문에서는 리눅스 Cgroups을 위한 새로운 피드백 기반의 동적 대역폭 분배 기법을 제안하고자 한다. 제안하는 기법은 가중치에 따라 입출력 크레딧을 분배하며 고성능 저장장치의 성능 변화를 동적으로 반영해 입출력 크레딧을 계산함으로 써 저장장치의 성능 저하를 최소화한다. 제안된 기법은 리눅스 커널 5.3에 구현되었으며 성능 평가 결과 정확한 입출력 대역폭 분배를 수행할 뿐만 아니라 기존 기법에 비해 최대 2배 높은 입출력 성능을 보여주었다.

Linux Cgroups takes a fundamental role for sharing system resources among multiple containers on container-based cloud computing environment. Especially for I/O resource, Linux Cgroups supports a mechanism for sharing I/O bandwidth in proportion to I/O weight. However, the current mechanism of Linux Cgroups using BFQ I/O scheduler seriously degrades the I/O performance with high bandwidth storage device such as NVMe SSDs. In this paper, we proposed a new feedback based I/O bandwidth sharing scheme for Linux Cgroups which allocates I/O credits to containers according to I/O weights and adjusts the amount of credits to performance fluctuation of NVMe SSDs. The proposed scheme is implemented on Linux kernel 5.3 and evaluated. The evaluation results show that it can share the I/O bandwidth among multiple containers proportionally to I/O weights while improving I/O performance more than twice as high as the existing scheme.

This paper presents a comparative analysis of a 3T 2C Embedded DRAM (eDRAM) bitcell fabricated in 28-nm LPP and FD-SOI processes for energy-efficient Computing-in-Memory (CIM) applications. eDRAM provides dense charge domain storage that is directly exploited for compact analog Multiply-And-Computation (MAC) operation in CIM arrays. The proposed cell employs a metal-oxide-metal (MOM) capacitor to achieve high capacitance density without additional process steps. Post-layout simulations and Monte Carlo analyses were conducted to evaluate the effects of the process and temperature variations and capacitive coupling on data retention and analog compute accuracy. Results show that the FD-SOI process provides enhanced retention characteristics and larger voltage margins owing to stronger capacitive coupling and reduced substrate leakage enabled by the buried oxide (BOX) layer.

SRAM 기반의 인 메모리 컴퓨팅은 현대 컴퓨팅 구조에서 발생하는 병목 현상을 해결하기 위한 기술 중 하나이다. 최근 데이터 집약적 애플리케이션이 증가함에 따라 컨볼루션 연산의 중요성도 함께 증가하고 있으며, 이를 위해 인 메모리 컴퓨팅에 적합한 효율적인 메모리 셀 설계가 필수적이다. 본 연구에서는 동일 면적에서 XNOR 연산량을 증가시킬 수 있는 11T SRAM 기반 메모리 유닛을 제안한다. 제안된 구조는 가중치를 저장한 상태에서 입력된 데이터를 기반으로 XNOR 연산을 수행하며, 연산 결과는 여분의 메모리 셀에 저장된다. 시뮬레이션 결과, 기존 구조에 비해 제안된 구조는 평균 전력 소모가 5.8%, PDP(: Power Delay Product)는 5.72%, EDP(: Energy Delay Product)는 6.1% 감소하였다. 제안된 회로는 TSMC 65nm CMOS 공정을 사용해 구현되었으며, SPECTRE 시뮬레이션을 통해 연구의 타당성을 검증하였다.

SRAM-based in-memory computing is one of the technologies designed to overcome bottlenecks in modern computing architectures. As data-intensive applications increase, convolution operations are also growing in importance, making the design of efficient memory cells suitable for in-memory computing essential. This study proposes an 11T SRAM-based memory unit that enhances XNOR computation density within the same area. The proposed structure performs XNOR operations based on input data while storing weights, with the results stored in redundant memory cells. Simulation results show that, compared to conventional structures, the proposed design reduces average power consumption by 5.8%, PDP (Power Delay Product) by 5.72%, and EDP (Energy Delay Product) by 6.1%. The proposed circuit was implemented using the TSMC 65nm CMOS process, and the validity of the study was verified through SPECTRE simulations.

DRAM 가격의 하락으로 인메모리 컴퓨팅에 대한 연구 및 개발이 다시 활발해지고 있으나 효율적인 메모리 시스템 구성을 위한 연구는 아직 부족한 실정이다. 이에 본 논문은 64 비트 멀티프로세서와 대용량의 메모리로 구성되는 인메모리 컴퓨팅 시스템을 모델링하고, 메모리 크기 및 채널 개수에 따른 시스템의 성능을 시뮬레이션 하였다. 그리고 처리된 트랜잭션의 수를 성능평가의 기준으로 하여 메모리의 크기와 채널 개수에 따른 비용을 고려한 최적의 인메모리 컴퓨팅 메모리 시스템 구조를 제안하였다.

DRAM 가격의 하락으로 인메모리 컴퓨팅에 대한 연구 및 개발이 다시 활발해지고 있으나 효율적인 메모리 시스템 구성을 위한 연구는 아직 부족한 실정이다. 이에 본 논문은 64 비트 멀티프로세서와 대용량의 메모리로 구성되는 인메모리 컴퓨팅 시스템을 모델링하고, 메모리 크기 및 채널 개수에 따른 시스템의 성능을 시뮬레이션 하였다. 그리고 처리된 트랜잭션의 수를 성능평가의 기준으로 하여 메모리의 크기와 채널 개수에 따른 비용을 고려한 최적의 인메모리 컴퓨팅 메모리 시스템 구조를 제안하였다.

SRAM 기반 인 메모리 컴퓨팅은 폰 노이만 구조의 병목 현상을 해결하는 기술 중 하나이다. SRAM 기반의 인 메모리 컴퓨팅을 구현하기 위해서는 효율적인 SRAM 비트 셀 설계가 필수적이다. 본 논문에서는 전력 소모를 감소시키고 회로 성능을 개선시키는 저 전력 차동 감지 8+T SRAM 비트 셀을 제안한다. 제안하는 8+T SRAM 비트 셀은 SRAM 읽기와 비트 연산을 동시에 수행하고 각 논리 연산을 병렬로 수행하는 리플 캐리 가산기에 적용한다. 제안하는 8+T SRAM 기반 리플 캐리 가산기는 기존 구조와 비교 하여 전력 소모는 11.53% 감소하였지만, 전파 지연 시간은 6.36% 증가하였다. 또한 이 가산기는 PDP(: Power Delay Product)가 5.90% 감소, EDP(: Energy Delay Product)가 0.08% 증가하였다. 제안한 회로는 TSMC 65nm CMOS 공정을 이용하여 설계하였으며, SPECTRE 시뮬레이션을 통해 타당성을 검증하였다.

SRAM-based in-memory computing is one of the technologies to solve the bottleneck of von Neumann architecture. In order to achieve SRAM-based in-memory computing, it is essential to design efficient SRAM bit-cell. In this paper, we propose a low-power differential sensing 8+T SRAM bit-cell which reduces power consumption and improves circuit performance. The proposed 8+T SRAM bit-cell is applied to ripple carry adder which performs SRAM read and bitwise operations simultaneously and executes each logic operation in parallel. Compared to the previous work, the designed 8+T SRAM-based ripple carry adder is reduced power consumption by 11.53%, but increased propagation delay time by 6.36%. Also, this adder is reduced power-delay-product (PDP) by 5.90% and increased energy-delay- product (EDP) by 0.08%. The proposed circuit was designed using TSMC 65nm CMOS process, and its feasibility was verified through SPECTRE simulation.

감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.

A sense amplifier is an essential peripheral circuit for designing a memory and is used to sense a small differential input signal and amplify it into digital signal. In this paper, a high-speed sense amplifier applicable to in-memory computing circuits is proposed. The proposed circuit reduces sense delay time through transistor Mtail that provides an additional discharge path and improves the circuit performance of the sense amplifier by applying m-GDI (: modified Gate Diffusion Input). Compared with previous structure, the sense delay time was reduced by 16.82%, the PDP(: Power Delay Product) by 17.23%, the EDP(: Energy Delay Product) by 31.1%. The proposed circuit was implemented using TSMC's 65nm CMOS process, while its feasibility was verified through SPECTRE simulation in this study.

Applications such as artificial intelligence continue to grow in complexity and scale. Thus, the demand for scalable computing is increasing for achieving faster data processing and improved efficiency. This requirement has led to the development of memory-centric computing and high-speed fabric interconnection technologies. Memory-centric computing reduces the latency and enhances the system performance by shifting the focus from the central processing unit to the memory, whereas high-speed fabric interconnects enable efficient data transfer across various computing resources. Technologies such as Gen-Z, OpenCAPI, and CCIX have been integrated into the CXL (Compute Express Link) standard since 2019 to improve communication and cache coherence. Ethernet-based interconnects such as RoCE, InfiniBand, and OmniXtend also play a crucial role in providing high-speed data transfer and low latency. We explore the latest trends and prospects of these technologies, highlighting their benefits and applications.

본 논문에서는 이질적인 클러스터 컴퓨팅시스템 에서 CPU와 메모리 자원을 효율적으로 사용하는 작업 부하 균등화 정책을 제안한다. 이 정책의 특징은 CPU부하 상태와 수행중인 작업의 메모리 요구량을 고려하여 작업을 동적으로 할당하는 것이다. 먼저 각 노드는 CPU와 메모리 사용량에 따라 과부하 상태가 아니면 작업을 할당받아 수행한다. 그리고 수행중인 작업의 메모리 요구량이 가용 메모리 크기를 초과하여 페이지 폴트가 발생하면 수행 중인 작업을 다른 노드로 이주시킴으로써 메모리 과부하에 따른 페이지 폴트 발생을 줄이고, 작업의 대기 시간과 수행시 간을 단축한다. 본 논문에서는 시뮬레이션을 통하여 제안한 작업부하 균등화 정책이 기존의 CPU 기반정책에 비해 시스템의 성능향상 면에서 유리함을 검증한다.