Earticle

Beam forming is a technique in signal processing that has found widespread applications in fields such as radar, wireless communication, bio-medical ultrasounds and so on. Beam forming consist of an array of antennas whose radiation pattern are adjusted to a particular direction. This paper aims in implementing a two stage design for acoustic beam forming using MATLAB and Verilog HDL. First stage is a delay and sum beam former used to obtain beams from a particular direction while the second stage is an LMS model based on Least Mean Square (LMS) algorithm. This stage improves the efficiency of delay sum by removing the unwanted signals. Different hardware parameters like logic utilization, memory usage, CPU time and delay of this design are analyzed to determine its characteristics as compared to delay sum and LMS. This study found that the two stage model gives better beam forming and noise removal than when the stages are implemented independently.

본 논문에서는 DVCR용 2-4-8 DCT core의 VSIA(Virtual Socket Interface Allience) 2.2 compliant IP의 구현에 대하여 기술한다. 본 논문에서 기술한 2-4-8 DCT/IDCT core는 Soft IP이며, VSIA의 deliverable document ver. 2.2에서 정의한 Soft-IP에 대한 72가지의 필수 항목, 조건부 필수 항목, 권고 항목 등의 전달물을 각 DWG(Development Working Group)의 사양에서 정의하고 있는 규격에 맞추어 가공하였다. 또한 본 논문에서는 Soft-IP에 대한 VSIA 권고안 및 VSIA deliverable list에 대하여 기술하고, VSIA compliant IP화를 위한 방법에 대하여 설명하였다.

본 논문은 소자 수준의 설계방법 보다아키텍쳐와 같은사위수준의 설계방법을 적용하여 IP(Intellectual Property)에 활용하기 적합한 저전력 마이크로콘트롤러 코어 설계를 다루었다. 스위칭 캐패시턴스를 줄이기 위하여 자주 사용되는 레지스터 전달 마이크로 오퍼레이션에 레지스터간의 직접적인 전달 구조를 적용하였다. 입력데이터의 상승예지 시간을 줄이기 위하여 분산 버퍼구조를 제안하였다. 또한 성능저하 없이 소비전력을 줄이기 위하여 파이프라인 구조에 적용된다. 본 논문에서는 CISC 명령어를 처리하기에 적합한 파이프라인이 설계되었다. 설계된마이크로콘트롤러는 전력소모를 20%정도 감소시켰다. 전력소모를 측정하기 위해서는 SYNOPSYS의 EPIC powermill과 현대 0.6um CMOS 파라메터를 적용하였다.

This paper describes an IP design of a low-power microcontroller using an architecture level design methodology instead of a transistor level. To reduce switching capacitance, the register-toregister data transfer is adopted to frequently used register transfer micro-operations. Also, distributed buffers are proposed to reduce a input data rising edge time. To reduce power consumption without any loss of performance, pipeline processing should be used. In this paper, a 4-stage pipelined datapath being able to process CISC instructions is designed. Designed microcontroller lessens power consumption by 20%. To measure a power consumption, the SYNOPSYS EPIC powermill is used.

디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.

A parameterized complex-number multiplier (PCMUL) core IP (Intellectual Property), which can be used as an essential arithmetic unit in baseband signal processing of digital communication systems, is described. The bit-width of the multiplier is parameterized in the range of 8-b~24-b and is user-selectable in 2-b step. The PCMUL_GEN, a core generator with GUI, generates VHDL code of a CMUL core for a specified bit-width. The IP is based on redundant binary (RB) arithmetic and a new radix4 Booth encoding/decoding scheme proposed in this paper. It results in a simplified internal structure, as well as high-speed, low-power, and area-efficient implementation. The designed IP was verified using Xilinx FPGA board.

IP 네트워크에서 에너지 절약을 위한 한 가지 방안으로 적응적 버퍼링 기법을 적용한 버스트 패킷 구성 및 그의 알고리즘에 대한 연구가 진행되어 왔다. 본 논문은 IP 네트워크의 ingress 라우터에서 버스트 스트림 패킷을 구성할 때, 에너지 절약을 위한 패킷 버퍼링 구간 결정 방법에 대해 검토한다. 특히 ingress 라우터의 입력 단에서 에너지 절약 효율을 높이기 위해 버스트 스트림 패킷을 만들 때 적응적 버퍼링 구간 및 구현 기법이 요구된다. 본 논문에서는 현재 버퍼링 구간은 과거 버퍼링 구간의 입력 트래픽을 기반으로 결정하는 최선의 적응적 역함수 버퍼링 결정 방식을 제안하고, 그의 에너지 절약과 지연 특성을 시뮬레이션을 통해 분석한다. 본 논문에서 적절한 역 지수함수를 이용하여 버스트 스트림 패킷 구성을 위한 버퍼링 구간을 결정하면, 에너지 절약 효과의 개선 및 평균 지연 변이를 감소시킬 수 있음을 나타낸다. 이 방법은 다른 방법에 비해 우수한 특성을 가지고 있음을 확인한다. 그리고 제안 방법은 다양한 입력 트래픽 유형에 민감하게 반응하지 않으며, 실용적인 방법임을 나타낸다.

Nowadays the adaptive buffering techniques for burst stream packet configuration and its operation algorithm to save energy in IP core network have been studied. This paper explains the selection method of packet buffering interval for energy saving when configuring burst stream packet at the ingress router in IP core network. Especially the adaptive buffering interval and its implementation scheme are required to improve the energy saving efficiency at the input part of the ingress router. In this paper, we propose the best adaptive buffering scheme that a current buffering interval is adaptively buffering scheme based on the input traffic of the past buffering interval, and analyze its characteristics of energy saving and end-to-end delay by computer simulation. We show the improvement of energy saving effect and reduction of mean delay variation when using an appropriate inverse-function selecting the buffering interval for the configuration of burst stream packet in this paper. We confirm this method have superior properties compared to other method. The proposed method shows that it is less sensitive to the various input traffic type of ingress router and a practical method.

IP 네트워크에서 에너지 소모를 줄이기 위해 다양한 방법이 연구 되어 왔다. 본 논문에서는 다양한 에너지 프로파일을 갖는 IP 네트워크에서 2단계 라우팅 방식을 제시하고, 그 특성을 분석한다. 단계1의 라우팅 방식에서는 에너지 절약을 위해 기존 코스트 외에 에너지 코스트를 고려한 OSPF 라우팅이고, 단계2에서는 가능한 많은 코아 노드를 sleep 상태로 만든 후, sleep 노드로 영향을 받는 경로만 재 라우팅 하는 방식을 적용한다. 이때 단계2에서 에너지 절약 특성과 네트워크 레벨의 QoS 보장을 위한 방법으로, 재 라우팅 시 허용 가능한 증가 홉 수와 링크 및 노드의 이용률을 제한함으로써 에너지 효율 개선 및 네트워크 레벨의 지연 특성을 동시에 만족시킬 수 있다는 것을 확인한다. 또 sleep 모드로 둘 코아 노드를 선정하는 방법에 따라 에너지 절약 효율 및 지연 특성이 다르며, MP (minimum_path)에 기초하여 sleep 상태로 만들 코아 노드를 선정하는 방식이 우수함을 나타낸다.

Nowadays various methods for energy saving have been studied in IP networks. This paper suggests a 2-phase OSPF routing method for energy saving on IP networks having various energy profiles and analyzes its characteristics. The phase-1 of the routing is an OSPF routing method considering the energy cost of devices besides existing metrics to minimize energy consumption. In the phase-2 of the routing, it makes core nodes go into sleep sate for energy saving and reroutes the paths affected by sleeping core nodes. At this time, we confirm that the characteristics of mean delay and energy efficiency can be satisfied by limiting an allowable hop number in the reroute paths, and utilization rate of nodes and links for assuring energy saving and network-level QoS. Since the efficiency of energy saving and delay characteristics differ according to selection methods of core nodes to go into sleep state, it is that the a method of core node selection based on MP(minimum_path) is more excellent than others in terms of network-level QoS and energy saving in IP networks.

특허가 본래의 기능인 권리보호를 넘어 새로운 비즈니스 수단으로 부상하면서 특허확보 및 방어를 위한 글로벌 특허전쟁이 확산되고 있다. 특허의 전략적 활용에 취약한 우리나라가 지식 유통 활성화를 통한 미래 신산업을 창출하기 위해서는 IP(Intellectual Property) 비즈니스의 본질에 대한 논의가 필요하다. 본 연구에서는 글로벌 IP 비즈니스의 특징을 알아보기 위해 제조활동 없이 특허자산을 활용해 수익을 얻는 Non-Practicing Entity(이하 NPE)의 핵심역량 관점에서 비교 분석을 수행하였다. 기업의 핵심역량을 혁신역량, 시장주도역량, 조직역량으로 설정하여 일반기업과는 차별화된 NPE의 역량을 도출하였고, 인털렉추얼 벤처스, 아카시아 리서치, RPX의 사례들을 통해 이를검증하였다. 연구 결과, NPE의 핵심역량은 (1) 수익 창출이 가능한 질 좋은 특허 확보를 위해 고유의 특허 매입네트워크 및 광범위한 특허포트폴리오 구축(혁신역량), (2) 분쟁의 승소가능성으로 나타나는 NPE의 차별화된 평판(reputation) 효과(시장주도역량), 그리고 (3) 기술과 법, 경영에 능숙한 전문가 집단 및 자회사 활용 능력(조직역량) 등으로 정리할 수 있었다. 정보의 산업화라는 시대적 요구는 지식 또는 기술의 거래시장 활성화를통해 이루어질 수 있기 때문에, 본 연구의 의의는 IP 비즈니스를 새로운 관점에서 이해하여 IP 비즈니스 실현의 방향 설정을 위한 기업 경영 측면과 정책적 측면에서 시사점을 제공하는 데 있을 것이다.

Increasing application of convergence technologies to products such as smartphones and hybrid cars is multiplying the need for more patent protection in product development. Furthermore, patents have more recently been regarded as business assets. For example, Non-Practicing Entity(NPE) business models generate income by licensing patents or enforcing patent protection by filing infringement lawsuits against manufacturers. This study examined the core competencies in IP business using the several cases of NPEs. The core competencies were analyzed further by being divided into three parts, ‘Innovative’, ‘Market-driven’ and ‘Organizational’ to obtain the nature of NPE business. Several case studies of Intellectual Ventures, Acacia Research Corporation, and RPX Corporation were adapted in this study to verify NPE’s distinctive competencies. The shift to knowledge-based economy accelerates and intellectual properties, including patents, became a key element in competitiveness. Accordingly, we discussed some implications for Korean businesses and government. Korean companies should establish a system which uses patent as business assets. government should also set up consistent patent strategies to reinforce industrial competitiveness, especially for small-and medium-sized enterprises.

최근 사회는 아날로그 시대를 거쳐 디지털, 스마트 시대로 접어들었고, 모든 분야의 기술은 끊임없는 변화와 매우 빠른 발전을 하고 있다. 이러한 경쟁사회에서 지식재산, 특히 특허분석을 통한 R&D 전략 수립은 기술경쟁력 향상에 많은 도움이 될 수 있다. 특허문서는 명칭, 요약, 상세한 설명, 청구항, 기술분류정보 등 서지정보, 기술문헌과 권리문헌으로 이루어져 있어 대중은 이를 통해 해당 기술에 대한 많은 정보를 수집할 수 있다. 특허문서의 특징을 정량적으로 활용하고 기술 분석을 실시함으로써 분석대상 기술의 동향을 파악하는 것뿐만 아니라, 해당 기술 분야의 핵심기술과 특허를 탐색하여 경쟁력을 향상시키는 것이 가능하다. 본 논문은 특허 데이터에 대한 정량적인 방법을 기반으로 한 핵심 기술과 핵심 특허의 도출 방법을 제안한다. 특허문서에 포함되어 있는 기술분류정보, IPC 코드에 통계분석과 사회네트워크분석을 적용하여 연구개발이 활발한 분야와 중심성이 높은 기술을 탐색한다. 그 후 특허의 인용정보와 패밀리정보 분석을 통해 핵심 기술 분야에서 중요성이 높은 특허를 추출하여, 최종적으로 기술경영 및 특허경영 전략 수립 방법을 제안한다.

Society has been developed through analogue, digital, and smart era. Every technology is going through consistent changes and rapid developments. In this competitive society, R&D strategy establishment is significantly useful and helpful for improving technology competitiveness. A patent document includes technical and legal rights information such as title, abstract, description, claim, and patent classification code. From the patent document, a lot of people can understand and collect legal and technical information. This unique feature of patent can be quantitatively applied for technology analysis. This research paper proposes a methodology for extracting core technology and patents based on quantitative methods. Statistical analysis and social network analysis are applied to IPC codes in order to extract core technologies with active R&D and high centralities. Then, core patents are also extracted by analyzing citation and family information.

본 연구는 지식재산(IP)기반 스타트업의 지속 가능한 성장을 견인하는 CEO의 핵심역량을 규명하고, 이를 구체적인 행동지표로 개발하는 데 목적이 있다. 이를 위해 머신러닝을 통해 성과예측 요인을 도출한 CEO 핵심역량을 기반으로 실제 IP기반 스타트업 CEO 대상 행동사건면접(BEI)을 통해 잠정 행동지표를 선정하였고, 전문가 델파이 조사를 통하여 행동지표 내용 확정 및 타당성 검증을 실시하였다. 그 결과 총 41개의 IP기반 스타트업 CEO의 행동지표를 도출 할 수 있었다. 연구 결과, Business, People, Value의 3개역량군하에 ‘기술적 공백(White Space) 발굴’, ‘FTO 선행’, ‘IP 레버리지 자금 조달’ 등일반 스타트업과 차별화된 IP 스타트업만의 전략 행동지표가 규명되었다. 본 연구의 학문적 의의는 다음과 같다. 첫째, 기존의 심리적 특성(Trait)이나 의도(Intention) 중심이던 IP기반 CEO의 연구를 관찰 가능한 ‘행동(Behavior)’의 영역으로구체화할 수 있는 실증적 토대를 마련하였다. 둘째, 법ㆍ제도 중심의 IP연구에서 탈피하여, 실제 경영현장의 핵심 주체인 IP기반 스타트업 CEO의 리더십에 대한 개념을 정립하였다. 셋째, 데이터 과학(Data Science)과 질적 연구(Qualitative Research)를 결합한새로운 역량 모델링의 방법론적 전범(Canonical Model)을 제시하였다. 넷째, 기술 창업생태계의 진화 과정을 최고경영자의 행동 특성 변화라는 관점에서 입체적으로 기록함으로써 경영사적 연구의 새로운 지평을 제시하였다. 기존의 기업가정신 연구들이 문헌 고찰이나 설문에 의존하여 역량을 규명했던 것과 달리, 본 연구는 머신러닝(Machine Learning) 알고리즘을 통해 실증적으로 규명된 데이터를 토대로 질적연구방법을 추가로 진행하였다. 머신러닝과 질적연구를 혼합한 본 연구의 방법은 고성장 요인기반 역량모델링의 방법론적 개선을 이루었다는 점에서 기존 연구와 매우 큰 차별점을 가진다.

The purpose of this study is to identify the core competencies of Chief Executive Officers(CEOs) that drive the sustainable growth of Intellectual Property(IP)-based startups and to develop them into concrete, measurable behavioral indicators. To this end, based on a prior study(Lee et al., 2025) that derived performance prediction factors using machine learning, this study employed an exploratory mixed-methods research design combining Behavioral Event Interviews(BEI) with CEOs of high-growth companies and expert Delphi surveys. The results derived a total of 41 final behavioral indicators under three dimensions: Business, People, and Value. Statistical verification confirmed the validity and reliability of these indicators. Specifically, IP-specialized strategic behaviors differentiated from general ventures were identified, such as ‘discovering technological White Space’, ‘conducting prior Freedom-to-Operate (FTO) analysis’, and ‘securing funds through IP leverage’. The academic significance of this study is as follows: First, it provides an empirical foundation by concretizing entrepreneurship research, which previously focused on psychological traits or intentions, into the realm of observable ‘behavior’. Second, it establishes the new academic concept of ‘IP-based Leadership’ by converging law/institution-centered IP research with organizational behavior leadership research. Third, it expands the scope of research on the technology entrepreneurship ecosystem by reinterpreting success factors from the perspective of the ‘actor(CEO)’s strategic behavior’ rather than the system. Fourth, it opens a new horizon for business history research by three-dimensionally recording the evolutionary process of the technology startup ecosystem from the perspective of changes in the CEO’s behavioral characteristics.

최근 멀티코어가 장착된 시스템이 증가하면서 이를 통한 애플리케이션 성능향상에 대한 노력이 계속 되어왔다. 하나의 시스템에 다수의 처리장치가 존재함으로 인해 프로세싱 파워는 기존보다 증가했지만 기존의 소프트웨어나 하드웨어들은 싱글코어 시스템에 적합하게 설계된 경우가 많아 멀티코어의 이점을 충분히 활용하지 못하고 있는 경우가 많다. 기존의 많은 소프트웨어들은 멀티코어 상에서 공유 자원에 대한 병목현상과 비효율적인 캐시 메모리 사용으로 인하여 충분한 성능향상을 기대하기 어려우며 이러한 문제점들로 인하여 기존 소프트웨어는 코어의 개수에 비례한 성능을 얻지 못하며, 최악의 경우 오히려 감소될 수 있다. 본 논문에서는 TCP/IP를 사용하는 기존의 네트워크 애플리케이션과 운영체제에 흐름 수준 병렬처리 기법을 적용하여 성능을 증가 시킬 수 있는 방법을 제안한다. 제안된 방식은 개별 코어단위로 네트워크 애플리케이션, 운영체제의 TCP/IP 스택, 디바이스 드라이버, 네트워크 인터페이스가 서로 간섭 없이 작동할 수 있는 환경을 구성하며, L2 스위치를 통해 각 코어 단위로 트래픽을 분산하는 방법을 적용하였다. 이를 통해 각 코어 간에 애플리케이션의 데이터 및 자료구조, 소켓, 디바이스 드라이버, 네트워크 인터페이스의 공유를 최소화하여, 각 코어간의 자원을 차지하기 위한 경쟁을 최소화하고 캐시 히트율을 증가시킨다. 이를 통하여 8개의 멀티코어를 사용하였을 경우 네트워크 접속속도와 대역폭이 코어의 개수에 따라 선형적으로 증가함을 실험을 통해 입증하였다.

With increasing multicore system, much effort has been put on the performance improvement of its application. Because multicore system has multiple processing devices in one system, its processing power increases compared to the single core system. However in many cases the advantages of multicore can not be exploited fully because the existing software and hardware were designed to be suitable for single core. When the existing software runs on multicore, its performance improvement is limited by the bottleneck of sharing resources and the inefficient use of cache memory on multicore. Therefore, according as the number of core increases, it doesn’t show performance improvement and shows performance drop in the worst case. In this paper we propose a method of performance improvement of multicore system by applying Flow-Level Parallelism to the existing TCP/IP network application and operating system. The proposed method sets up the execution environment so that each core unit operates independently as much as possible in network application, TCP/IP stack on operating system, device driver, and network interface. Moreover it distributes network traffics to each core unit through L2 switch. The proposed method allows to minimize the sharing of application data, data structure, socket, device driver, and network interface between each core. Also it allows to minimize the competition among cores to take resources and increase the hit ratio of cache. We implemented the proposed methods with 8 core system and performed experiment. Experimental results show that network access speed and bandwidth increase linearly according to the number of core.