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초록

영어

RISC-V is a free and open ISA enabling a new era of processor innovation through open standard collaboration. Born in academia and research, RISC-V ISA delivers a new level of free, extensible software and hardware freedom on architecture, paving the way for the next 50 years of computing design and innovation. In this paper, according to the emergence of RISC-V architecture, we describe the RISC-V processor instruction set constituted by arithmetic logic, memory, branch, control, status register, environment call and break point instructions. Using ModelSim and Quartus-II, 38 instructions of RISC-V has been successfully simulated and synthesized.

한국어

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유 를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서 는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령 어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행 하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

목차

요약
Abstract
I. 서론
II. RISC-V 프로세서의 명령어집합 아키텍처
1. RISC-V 명령어집합 아키텍처의 개요
2. 명령어 길이 부호화
3. 예외적 사건, 트랩, 인터럽트
III. RISC-V 기본 정수형 명령어집합 및구조
1. RV32I 명령어집합의 개요
2. 정수형 연산 명령어
3. RISC-V 프로세서 아키텍처의 블럭도
IV. 모의실험 환경 및 결과
V. 결론
References

키워드

저자

• 이종복 [ Jongbok Lee | 정회원, 한성대학교 전자정보공학과 ] Corresponding Author

참고문헌

발행기관

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• 간행물명

  한국인터넷방송통신학회 논문지 [The Journal of the Institute of Internet, Broadcasting and Communication]

• 간기

  격월간

• pISSN

  2289-0238

• eISSN

  2289-0246

• 수록기간

  2001~2025

• 십진분류

  KDC 326 DDC 380