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Data Transmission Error Detect Scheme for High Speed Semiconductor Memory
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- 발행기관
- 보안공학연구지원센터(IJCA) 바로가기
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- 간행물
- International Journal of Control and Automation SCOPUS 바로가기
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- 통권
- Vol.9 No.4 (2016.04)바로가기
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- 페이지
- pp.11-18
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- 저자
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- 언어
- 영어(ENG)
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- URL
- https://www.earticle.net/Article/A272669
※ 원문제공기관과의 협약기간이 종료되어 열람이 제한될 수 있습니다.
원문정보
초록
- 영어
- This paper presents a code scheme for data bit error detection in the semiconductor memory devices. Conventional error detecting method by using the ATM-8 HEC code has a significant amounts of area-overhead (~700 XOR gates), and long processing time(XOR 6 stage). Therefore it leads to a considerable burden on the timing margin at the time of reading and writing of the low power memory devices for CRC(Cyclic Redundancy Check) calculations. The proposed error detecting scheme which is based on the parity check is improved area-overhead and decreased error detection delay time. The double bit error detection coverage has improved up to 77% compared with conventional method.
목차
Abstract
1. Introduction
2. Previous Work
2.1. ATM-8 HEC Code
2.2. CRC by Using the DBI (Data Bus Inversion)
3. CRC Scheme by Using the DBI
4. Error Detection and Coverage
4.1. Double bit Error Detection
4.2. Other Even Bit Error Detection
4.3. CRC Implementation
5. Conclusion
Acknowledgments
References
키워드
error detection scheme ATM-8 HEC code area-overhead processing time low power memory devices CRC저자
간행물 정보
발행기관
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- 발행기관명
- 보안공학연구지원센터(IJCA) [Science & Engineering Research Support Center, Republic of Korea(IJCA)]
- 설립연도
- 2006
- 분야
- 공학>컴퓨터학
- 소개
- 1. 보안공학에 대한 각종 조사 및 연구 2. 보안공학에 대한 응용기술 연구 및 발표 3. 보안공학에 관한 각종 학술 발표회 및 전시회 개최 4. 보안공학 기술의 상호 협조 및 정보교환 5. 보안공학에 관한 표준화 사업 및 규격의 제정 6. 보안공학에 관한 산학연 협동의 증진 7. 국제적 학술 교류 및 기술 협력 8. 보안공학에 관한 논문지 발간 9. 기타 본 회 목적 달성에 필요한 사업
간행물
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- 간행물명
- International Journal of Control and Automation
- 간기
- 월간
- pISSN
- 2005-4297
- 수록기간
- 2008~2016
- 십진분류
- KDC 505 DDC 605
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