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This paper presents the design of RFID Reader & Tag Core Based on AES cipher engine. The proposed RFID system based on AES cipher engine is coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 9.1i too with Xilinx-Virtex XCV400E FPGA library. Through the result of the logic synthesis, the number of gates of Tag core is about 14,504, and clock frequency is operated with the maximum of 324MHz. Also, AES engine has about 4051gates, it operates with the maximum of 48MHz. In order to verify the RFID Tag in implementing in FPGA, a timing simulation is also performed by using simulator, ModelSim 6.2c.

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본 논문에서는 RFID Tag의 보안성 향상을 위해 AES 암호 엔진을 사용한 RFID Tag Core의 하드 웨어 설계를 제안한다. 제안한 RFID Tag Core는 Verilog HDL을 사용하여 Xilinx ISE 9.1i툴에서 설계 하였으며, Xilinx XCV400E 디바이스를 타겟으로 합성을 수행하였다. 합성결과를 통하여 RFID Tag Core의 게이트 수는 약 14,504이며, 클럭 주파수는 72MHz로 동작함을 알 수 있다. 또한, AES 엔진의 게이트 수는 4,051이며, 48MHz로 동작함을 확인하였다. FPGA로 구현된 RFID Tag의 검증은 Model Sim 6.2c를 사용하였고, 시뮬레이션 결과를 통하여 설계된 시스템이 정확한 동작을 확인하였다.

목차

요약
 Abstract
 1. 서론
 2. 관련 연구
  2.1 RFID 시스템
  2.2 AES 암호 엔진
 3. AES 암호엔진 기반 RFID Tag Core 설계
  3.1 RFID Tag Core 설계
  3.2 Tag의 동작 상태 다이어그램
 4. 구현 결과 및 검증
  4.1 검증용 인증 프로토콜
  4.2 구현 결과 및 검증
 5. 결론
 Reference

키워드

저자

• 강민섭 [ Min-sup Kang | 안양대학교 컴퓨터공학과. ]

참고문헌

발행기관

간행물

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• 간행물명

  보안공학연구논문지 [Journal of Security Engineering]

• 간기

  계간

• pISSN

  1738-7531

• 수록기간

  2005~2017

• 십진분류

  KDC 505 DDC 605