Floating Point (FP) addition, subtraction and multiplication are widely used in large set of scientific and signal processing computation. A high speed floating point double precision adder/subtractor and multiplier are implemented on a Virtex-6 FPGA. In addition, the proposed designs are compliant with IEEE-754 format and handles over flow, under flow, rounding and various exception conditions. The adder/subtractor and multiplier designs achieved the operating frequencies of 363.76 MHz and 414.714 MHz with an area of 660 and 648 slices respectively.
목차
Abstract 1. Introduction 2. Implementation of Double Precision Floating Point Adder/Subtractor 2.1 Algorithm 3. Implementation of Double Precision Floating Point Multiplier 3.1 Floating Point Multiplication Algorithm 3.2 Implementation 4. Rounding and Exceptions 5. Results 6. Conclusion References
보안공학연구지원센터(IJAST) [Science & Engineering Research Support Center, Republic of Korea(IJAST)]
설립연도
2006
분야
공학>컴퓨터학
소개
1. 보안공학에 대한 각종 조사 및 연구
2. 보안공학에 대한 응용기술 연구 및 발표
3. 보안공학에 관한 각종 학술 발표회 및 전시회 개최
4. 보안공학 기술의 상호 협조 및 정보교환
5. 보안공학에 관한 표준화 사업 및 규격의 제정
6. 보안공학에 관한 산학연 협동의 증진
7. 국제적 학술 교류 및 기술 협력
8. 보안공학에 관한 논문지 발간
9. 기타 본 회 목적 달성에 필요한 사업
간행물
간행물명
International Journal of Advanced Science and Technology
간기
월간
pISSN
2005-4238
수록기간
2008~2016
십진분류
KDC 505DDC 605
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