This paper proposes the design of 163-bit GF divider based on an Extended binary GCD algorithm. The proposed algorithm is a modified version of the Extended binary GCD algorithm using standard (Polynomial) basis representation. In this paper, we use reduction polynomial f(x)=x163+x7+x6+x3+1 that is recommended in SEC2 (Standards for Efficient Cryptography), where degree m = 163. The proposed 163-bit modular divider is implemented in FPGA using Verilog HDL, and it operates at a clock frequency of 251 MHz on Xilinx-VirtexII FPGA, where selected device is 4vlx25ff668-12. From implementation results, we will show that computation speed of the proposed scheme is significantly improved than the existing two approaches.
목차
Abstract 1. Introduction 2. Related Works 3. Improved Binary Extended GCD algorithm 4. Design of 163-bit Modular Divider 5. Implementation Results 6. Conclusions References
1. 보안공학에 대한 각종 조사 및 연구
2. 보안공학에 대한 응용기술 연구 및 발표
3. 보안공학에 관한 각종 학술 발표회 및 전시회 개최
4. 보안공학 기술의 상호 협조 및 정보교환
5. 보안공학에 관한 표준화 사업 및 규격의 제정
6. 보안공학에 관한 산학연 협동의 증진
7. 국제적 학술 교류 및 기술 협력
8. 보안공학에 관한 논문지 발간
9. 기타 본 회 목적 달성에 필요한 사업