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VHDL을 이용한 시스톨릭 어레이 정렬기의 설계 및 구현

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  • 발행기관
    한국정보기술응용학회 바로가기
  • 간행물
    한국정보기술응용학회 학술대회 바로가기
  • 통권
    2002년도 춘계학술대회 (2002.06)바로가기
  • 페이지
    pp.87-87
  • 저자
    이재진, 송호정, 송기용
  • 언어
    한국어(KOR)
  • URL
    https://www.earticle.net/Article/A165824

원문정보

초록

한국어
본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이 정렬기(Systolic Array Sorter)의 구현에 대하여 기술한다. 정규순환방정식으로 표현된 정렬(sorting)알고리즘으로부터 1차원 평면 시스톨릭 어레이를 유도한 후 유도된 정렬 시스톨릭 어레이를 RTL 수준에서 VHDL로 모델링 하여 동작을 검증하였다. 검증된 시스톨릭 어레이 정렬기는 synopsys hynix-0.35 셀 라이브러리와 FPGA s40pq240칩을 사용하여 합성 및 구현되었다.

키워드

VHDL; Systolic Array; Sorting; Synopsys; FPGA

저자

  • 이재진 [ 충북대학교 컴퓨터공학과 ]
  • 송호정 [ 충북대학교 컴퓨터공학과 ]
  • 송기용 [ 충북대학교 컴퓨터공학과 ]

참고문헌

자료제공 : 네이버학술정보

간행물 정보

발행기관

  • 발행기관명
    한국정보기술응용학회 [The Korea Society of Information Technology Applications]
  • 설립연도
    1999
  • 분야
    사회과학>경영학
  • 소개
    본 학회는 정보기술 관련 분야의 연구 및 교류를 촉진하여 국가 및 기업정보화 발전에 공헌함을 그 목적으로 한다.

간행물

  • 간행물명
    한국정보기술응용학회 학술대회
  • 간기
    부정기
  • 수록기간
    2001~2011
  • 십진분류
    KDC 005 DDC 005

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