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초록

한국어

곱셈은 기본적인 산술 연산자로서 디지털 신호처리, 영상처리 등에서 널리 사용된다. 곱셈기는 면적과 전 력소모가 크므로 디지털시스템 구현 시 효율적인 곱셈기의 설계는 필수적이다. 고정길이 곱셈기는 일반 곱셈기 보 다 면적과 전력소모에서 우수하나, 양자화로 인한 최대오차에 때문에 사용이 제한된다. 본 논문에서는 고정길이 radix-8 Booth 곱셈기의 설계 방법을 제안하고, 제안한 곱셈기의 오차범위를 분석한 후 최대오차를 감소하기 위한 방법을 제안한다. 고정길이 곱셈기의 오차 성능 비교 시뮬레이션에서 제안한 방법의 오차 성능이 기존 방법보다 우 수하였다. 또한, 제안한 고정길이 radix-8 곱셈기를 Verilog HDL로 설계하고 인텔 FPGA로 합성하여 비교한 결 과, 절사후 고정길이 곱셈기 보다 하드웨어는 약 35%, 지연시간은 13%, 전력소모는 약 23% 적게 사용하였다.

영어

Multiplication is a basic arithmetic operator and is widely used in digital signal processing, image processing, and so on. Since the multiplier has a large area and power consumption, the design of an efficient multiplier is essential in digital system implementation. A fixed-width multiplier is superior to a general multiplier in area and power consumption, but its use is limited due to the maximum error caused by quantization. In this paper, we propose a design method of a fixed-width radix-8 Booth multiplier and analyze the error bound of the proposed multiplier. Then, we propose a method to reduce the maximum error of the proposed multiplier. Through a comparative simulation of the error performance of the fixed-width multiplier, the error performance of the proposed method is superior to that of the existing methods. In addition, as a result of designing the proposed multipliers in Verilog HDL and synthesizing those in Intel FPGA, it can be seen that the proposed multipliers occupy about 35% less hardware, 13% less delay time, and 23% less power consumption compared to post truncated multipliers.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. Radix-8 Booth 고정길이 곱셈기
Ⅲ. 오차범위 분석 및 오차보상 방법
3.1 LP major가 1개의 칼럼을 갖는 경우(c=1)
3.2 LP major가 2개의 칼럼을 갖는 경우(c=2)
3.3 LP major가 3개의 칼럼을 갖는 경우(c=3)
Ⅳ. 성능평가 및 시뮬레이션
Ⅴ. 결론
REFERENCES

저자

• 조경주 [ Kyung-Ju Cho | 원광대학교 전자공학과 교수 ] Corresponding Author

참고문헌